【正文】 加法器加法器漢明距離輸 出...D3DN...............( a ) ( b )第 8章 FPGA電路設(shè)計(jì)實(shí)例 組合應(yīng)用 以上介紹了四種計(jì)算漢明距離的方法 ， 它們各有優(yōu)缺點(diǎn) ， 在具體應(yīng)用中 ， 如果將幾種方法組合使用 ， 計(jì)算電路會更加合理 、 高效 。 在求和網(wǎng)絡(luò)中 ， 信號每經(jīng)過一次加法運(yùn)算 ， 就引入一定的延遲 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 求和網(wǎng)絡(luò)法 求和網(wǎng)絡(luò)法的原理圖見圖 ， 它的工作原理很簡單 ， 即將序列 D中的各項(xiàng)逐個(gè)加在一起 ， 最終累加結(jié)果便是漢明距離 。 所以， 在碼序列較短的情況下， 使用查找表法比較方便。 圖 。 同時(shí)， 在電路設(shè)計(jì)中， 必須消除邏輯冒險(xiǎn)。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 邏輯函數(shù)法的計(jì)算電路使用了大量的與或非門， 其計(jì)算速度決定于信號通過邏輯門的延遲時(shí)間及布線距離的長短， 一般說來， 可以達(dá)到較高的計(jì)算速度。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 但它不是最簡的 ， 通常采用公式法或卡諾圖法對其進(jìn)行簡化 ， 得到最簡的邏輯計(jì)算電路 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 計(jì)數(shù)法原理圖 N 比特并入串出移位寄存器計(jì)數(shù)時(shí)鐘計(jì)數(shù)器漢明距離輸 出1 2 N...D 1 D 2 D N清洗脈沖C L KC L R N...C LKC LR N：時(shí)鐘輸入：清“ 0 ”輸入第 8章 FPGA電路設(shè)計(jì)實(shí)例 邏輯函數(shù)法 將序列 D作為邏輯函數(shù)的輸入變量 ， 漢明距離作為輸出變量 ， 則輸出變量的個(gè)數(shù) I為： I＝ INT（ log 2N） ＋ 1 （ 88） 這里 ， N為序列 D的長度 ， INT（ X） 表示取 X的整數(shù)部分 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 假設(shè)接收到的數(shù)據(jù)速率為 R0， 每位時(shí)間寬度為 T0， 則有 001RT ? （ 85） 由此可以確定計(jì)數(shù)時(shí)鐘的最低速率為 0RNR ?? （ 86） 周期為 011NRRT ??（ 87） 第 8章 FPGA電路設(shè)計(jì)實(shí)例 計(jì)數(shù)法的實(shí)現(xiàn)電路比較簡單 ， 但是當(dāng)數(shù)據(jù)速率 R0較高或 N值較大時(shí) ， 計(jì)數(shù)時(shí)鐘的速率 R會很大 ， 導(dǎo)致電路難以實(shí)現(xiàn) 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 計(jì)數(shù)法 在某一時(shí)刻 ， 我們得到了一個(gè)二元序列 D＝ （ D1， D2， …， DN） ， 它存在的時(shí)間基本上為一個(gè)時(shí)鐘周期 ， 在下一個(gè)時(shí)鐘到來時(shí) ， 由于序列 S發(fā)生了變化 ， 從而將序列 D更新 。 設(shè)檢測的序列長度為 N， 本地碼型確定的序列為 U＝（ U1， U2， … ， UN） 第 8章 FPGA電路設(shè)計(jì)實(shí)例 U1UN漢明距離計(jì)算電路1輸 入N 位移位寄存器2 N檢測結(jié)果輸出S1S2SN門限判決電路D1D2DNU2…… 圖 檢測器結(jié)構(gòu)圖 第 8章 FPGA電路設(shè)計(jì)實(shí)例 接收機(jī)將接收到的數(shù)據(jù)連續(xù)不斷地送入 N位串行移位寄存器中 ， 任一瞬間移位寄存器的內(nèi)容為 S＝ （ S1， S2， …， SN） S與 U的對應(yīng)位進(jìn)行模二加， 當(dāng) S與 U的對應(yīng)位相同時(shí)結(jié)果為 “ 0”， 不同時(shí)結(jié)果為 “ 1”， 最后得到 D＝ （ D1， D2， …， DN） 其中 Di＝ Si Ui （ i＝ 1， 2， 第 8章 FPGA電路設(shè)計(jì)實(shí)例 在擴(kuò)頻通信和數(shù)字突發(fā)通信（如 TDMA）系統(tǒng)中， 接收機(jī)進(jìn)行的數(shù)字相關(guān)檢測或獨(dú)特碼（ UW）檢測， 實(shí)際上就是計(jì)算本地一組確定序列與接收到的未知序列之間漢明距離的過程。 有關(guān)漢明距離的電路計(jì)算方法， 將在 。 如果要求參考序列是可在線編程的， 就需要將參考序列放入到移位寄存器中， 以便實(shí)時(shí)更新。 一次群幀同步碼檢測電路的波形仿真結(jié)果如圖， 其中分別仿真了輸入數(shù)據(jù)流中出現(xiàn)“ 0011011”和 “ 1100100”字段時(shí)檢測電路的輸出結(jié)果。 因此在圖 “ 與門 ” 完成正極性相關(guān)峰的檢測， 用一個(gè)七輸入的 “ 或非門 ” 完成負(fù)極性相關(guān)峰的檢測。 認(rèn)識到這一點(diǎn) ， 對于檢測門限的設(shè)置是十分重要的 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 需要指出的是 ， 在二進(jìn)制數(shù)據(jù)傳輸中 ， 高電平信號 “ 1”與低電平信號 “ 0”只是一個(gè)相對的概念 。 該電路可以有效地檢測出一次群信號數(shù)據(jù)流中的特殊碼字 “ 0011011”。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 表 一次群幀同步碼檢測電路引腳 引 腳 功 能 DATAIN 數(shù)據(jù)輸入 CLK 數(shù)據(jù)時(shí)鐘輸入 CLRN 系統(tǒng)復(fù)位端口 DETECTION 相關(guān)峰信號輸出 SIGl 顯示相關(guān)峰極性 SIG0 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 ， 其中與“ VCC”相連的線處于高電平 ， 為 “ 1”； 與 “ GND”相連的線處于低電平 ， 為 “ 0”。 也就是說， 相鄰的兩個(gè)幀有一個(gè)幀同步碼， 相鄰兩個(gè)幀定位信號間距為 512位。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 根據(jù) CCITT ， A律 30/32路（一次群）TDMPCM傳輸標(biāo)準(zhǔn)的一個(gè)復(fù)幀包含 16幀， 一幀長為125 μs， 每一幀含 256位， 分成 32個(gè)時(shí)隙（時(shí)隙 0～時(shí)隙 31）， 每個(gè)時(shí)隙包含 8位數(shù)據(jù)。 數(shù)字相關(guān)器是實(shí)現(xiàn)快速同步和鎖定數(shù)據(jù)突發(fā)的關(guān)鍵 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 我們知道 ， 幀同步字用于指示幀的起始位置或結(jié)束位置 ， 在典型的數(shù)字通信系統(tǒng)中 ， 接收機(jī)需要在已解調(diào)的數(shù)據(jù)流中搜尋幀同步字 ， 以確定幀的位置和幀定時(shí)信息 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 輸入數(shù)據(jù)序列與本地參考序列做相關(guān)運(yùn)算 ， 實(shí)際上就是這兩個(gè)序列的對應(yīng)位做乘法運(yùn)算 ， 然后再利用求和網(wǎng)絡(luò)得到相關(guān)值 。 在實(shí)際應(yīng)用中 ， 數(shù)字相關(guān)器前端一般都有一個(gè)預(yù)處理電路 ， 如完成對接收信號的數(shù)字化處理 、 防混疊濾波 、 下采樣等 ， 進(jìn)入到數(shù)字相關(guān)器中的樣點(diǎn)值是用一定字長的二進(jìn)制數(shù)表示的 。 例如相關(guān)數(shù)據(jù)長度為 32位 ， 如果把門限設(shè)為 32， 則不會發(fā)生虛警 ， 但是如果這 32位中任意一位數(shù)據(jù)在傳輸中發(fā)生差錯 ， 即使有相關(guān)峰出現(xiàn) ， 由于此時(shí)的相關(guān)峰值低于 32， 就會誤認(rèn)為此時(shí)沒有相關(guān)峰 ， 以至于發(fā)生漏警 。 最理想的情況是相關(guān)峰檢測的虛警概率和漏警概率都較小， 這樣就能得到可靠的判決結(jié)果， 但是虛警概率和漏警概率不會同時(shí)減小。 因此， 檢測門限的高低決定了相關(guān)峰虛警檢測概率和漏警檢測概率的大小。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 一般情況下， 相關(guān)求和網(wǎng)絡(luò)輸出的相關(guān)值還需要與一個(gè)檢測門限做比較， 判斷是否出現(xiàn)相關(guān)峰。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 數(shù)字相關(guān)器結(jié)構(gòu)框圖 輸入序列移位寄存器參考序列移位寄存器相關(guān)運(yùn)算陣列 相關(guān)求和網(wǎng)絡(luò)數(shù)據(jù)流輸入?yún)⒖夹蛄休斎霑r(shí)鐘相關(guān)信號輸出第 8章 FPGA電路設(shè)計(jì)實(shí)例 在數(shù)字相關(guān)器工作時(shí) ， 參考序列首先被送入?yún)⒖夹蛄幸莆患拇嫫髦?， 而輸入數(shù)據(jù)流則在時(shí)鐘驅(qū)動下被送入輸入序列移位寄存器中 。 數(shù)字相關(guān)器一般包括： 輸入序列移位寄存器 、 參考序列移位寄存器 、 相關(guān)運(yùn)算陣列和相關(guān)求和網(wǎng)絡(luò) 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 基于查找表的 32位任意序列產(chǎn)生器仿真波形 D A T A O U TA [ 4 . . 0 ]C LKC LR NN a m e : V a l u e :10D 000 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 242 5 0 . 0 n s 5 0 0 . 0 n s 7 5 0 . 0 n s 1 . 0 ? s第 8章 FPGA電路設(shè)計(jì)實(shí)例 數(shù)字相關(guān)器 數(shù)字相關(guān)器在通信信號處理中實(shí)質(zhì)上是起到數(shù)字匹配濾波器的作用 ， 它可對特定碼序列進(jìn)行相關(guān)處理 ， 從而完成信號的解碼 ， 恢復(fù)出傳送的信息 。 由于 FPGA擁有大量的邏輯單元和存儲單元 ， 因此 FPGA器件非常適合于實(shí)現(xiàn)存儲型任意序列產(chǎn)生器 。 “ A［ 4 ..0］ ” 是地址信號 ， 取值區(qū)間是“ 00000～ 11111”， 它與查找表中的 32位數(shù)據(jù)一一對應(yīng) 。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 地址產(chǎn)生器由 “ 8count”構(gòu)成， 在時(shí)鐘的激勵下， “ 8count”的 “ QE～ QA”端口循環(huán)產(chǎn)生信號 “ 00000～11111”， 將該信號作為地址信息在 ROM中尋址， 從而將 32位序列從查找表中依次讀出。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 基于寄存器的 32位任意序列產(chǎn)生器 AGHc s h i fr e gBCDEFS ERQC LKS T LD11101000S T LDC LKAGHc s h i fr e gBCDEFS ERQC LKS T LD10010101S T LDC LKAGHc s h i fr e gBCDEFS ERQC LKS T LD10111110S T LDC LKAGHc s h i fr e gBCDEFS ERQC LKS T LD00001100S T LDC LKD A T A O U TS T LDGNDV CCIN P U TV CCO U T P U TD A T A O U TC LKIN P U TV CC第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 基于寄存器的 32位任意序列產(chǎn)生器仿真波形 D A T A O U TS T L DC L KN a m e : V a l u e :0002 5 0 . 0 n s 5 0 0 . 0 n s 7 5 0 . 0 n s 1 . 0 ? s 1 . 2 5 ? s 1 . 5 ? s 1 . 7 5 ? s 2 . 0 ? s 2 . 2 5 ? s第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 32位任意序列產(chǎn)生器 ， 整個(gè)電路由兩部分組成： 地址產(chǎn)生器和基于 ROM的查找表 。 當(dāng) “ STLD”為低電平時(shí)， 時(shí)鐘脈沖將 32位數(shù)據(jù)并行送入移位寄存器中， 當(dāng) “ STLD”保持為高電平狀態(tài)時(shí)， 在時(shí)鐘信號的激勵下， 32位數(shù)據(jù)在移位寄存器內(nèi)循環(huán)移位， 同時(shí)序列從“ DATAOUT”端口輸出。 第 8章 FPGA電路設(shè)計(jì)實(shí)例 圖 32位任意序列產(chǎn)生器電路， 它將 4個(gè) 8位并入串出移位寄存器 “ cshifreg”模塊級聯(lián)， 構(gòu)成一個(gè) 32位循環(huán)移位寄存器。 它有兩種實(shí)現(xiàn)形式 ， 一種是利用移位寄存器實(shí)現(xiàn) ， 另一種是基于查找表 （ 利用 FPGA內(nèi)的存儲器 ） 實(shí)現(xiàn) 。 在設(shè)計(jì)存儲型任意序列產(chǎn)生器時(shí) ， 設(shè)計(jì)人員不需要寫狀態(tài)轉(zhuǎn)移表 ， 也不需要進(jìn)行組合邏輯運(yùn)算 ， 設(shè)計(jì)十分簡便 ， 而且不會出現(xiàn)邏輯冒險(xiǎn)