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2024-10-28 15:23本頁面
【正文】 else time_second:=time_second1。 time_second:=59。 else time_remain(7 downto 4)=time_remain(7 downto 4)。 time_remain(3 downto 0)=1001。039。139。139。 time_second:=59。 time_remain(3 downto 0)=time_set(3 downto 0)。) then if(time_remain(7 downto 0)=0) then time_remain=time_set。) then if(start=39。event and clk=39。 architecture counter of counter is begin process(clk) . . variable time_second:integer range 0 to 59 :=59。 time_over:buffer std_logic )。 time_set:in std_logic_vector(7 downto 0)。 use 。 . . 圖 3 減法計數(shù)模塊 仿真圖 圖 4 減法計數(shù)模塊仿真圖 減法計數(shù)模塊源程序 library ieee。 減法計數(shù)器模塊 (counter) 減法計數(shù)模塊 counter 如圖 3 所示， 本模塊中 clk 為系統(tǒng)時序脈沖信號，start 為系統(tǒng)開始運行的信號， time_set 接收編碼之后的預(yù)置時間信息，向電機運轉(zhuǎn)控制電路傳遞運行信號，并將預(yù)置時間信息和剩余時間信息發(fā)給數(shù)碼管顯示電路進行實時顯示。 time_set=p1。 end if。 when others=p1=00000000。 when 1000=p1=00001000。 when 0110=p1=00000110。 when 0100=p1=00000100。 when 0010=p1=00000010。) then case time_input is when 0000=p1=00000000。event and load=39。 architecture settime of settime is signal p1:std_logic_vector(7 downto 0)。 time_set:out std_logic_vector(7 downto 0) )。 entity settime is port ( load:in std_logic。 use 。 圖 1 時間預(yù)置編碼寄存模塊 settime 仿真圖 圖 2 時間預(yù)置編碼寄存模塊仿真圖 用 K K K K4 給 time_input 輸入一個二進制數(shù) 0111，讓 load 有效，輸出 time_set 為 00000111。 實驗箱：裝有七段數(shù)碼管及蜂鳴器等，七段數(shù)碼管字形及真值表如下 七段數(shù)碼管字形如下： 七段數(shù)碼管真值表如下： . . 四、 功能模塊 時間預(yù)置編碼寄存模塊 (settime) 時間預(yù)置編碼寄存模塊 settime 如圖 1所示， time_input 為通過開發(fā)板上撥碼開關(guān) K K K K4輸入的信號， load 為輸入確認信號。 三、 選擇器件 pc 機一臺。 （四） 電機運轉(zhuǎn)時序控制電路（ analyse）： 接收運行起止信號，安排電機運行狀態(tài)并編碼輸出。 （二） 減法計數(shù)器電路（ counter）： 接收編碼之后的預(yù)置時間信息，向電機運轉(zhuǎn)控制電路傳遞運行信號，并將預(yù)置時間信息和剩余時間信息發(fā)給數(shù)碼管顯示電路進行實時顯示。 . . 電子課程設(shè)計 —— 簡易洗衣機控制器設(shè)計 學院： 班級： 姓名： 學號：
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