【正文】 (B) (5) E = (B) + Disp (6) E = (I) S + Disp (7) E = (B) + (I) + Disp (8) E = (B) + (I) S + Disp (9) 指令地址 = (PC) + Disp 分 析 題 ? 一種二地址 RR型 ， RS型指令結(jié)構(gòu)如下所示 6 位 4 位 4 位 1 位 2 位 1 6 位OP 源寄存器 目標寄存器 I X D （偏移量）其中源寄存器 ， 目標寄存器都是通用寄存器 ， I為間接尋址標志位 ， X為尋址模式字段 .D為偏移量字段 .通過 I,X,D的組合 ， 可構(gòu)成一個操作數(shù)的尋址方式 ， 其有效地址 E的算法及有關(guān)說明列于下表 ,請寫出表中 6種尋址方式名稱 ， 并說明主存中操作數(shù)的位置 。 若配置 4個這樣的 4MB模塊 ，存儲器容量可達 16MB。 當進行 32位存取時 ， BE3BE0全無效 ，此時認為存儲地址的 A1A0位為 00（ CPU沒有 A1， A0輸出引腳 ） ， 也即存儲地址 A23A0為 4的整數(shù)倍 。 再由 4個片組組成一個 1M 32位 （ 4MB） 的存儲模塊 。 其存儲容量是多少 ？ 畫出組成模塊圖 。 應 用 題 應 用 題 ? 一片 EDRAM的存儲容量為 1M 4位 ， 其中 Sel為片選信號 ， RAS為行選通信號 ， CAS為列選通信號 ， Ref為刷新信號 ， A0~A10為地址輸入信號 。 假設(shè)此 RAM芯片有 CS和 WE信號控制端 。 應 用 題 ? 某機器中 ， 配有一個 ROM芯片 ， 地址空間 0000H—3FFFH。 DRAM芯片讀 /寫周期為 s。 芯片本身地址線占 14位 ， 所以采用位并聯(lián)與地址串聯(lián)相結(jié)合的方法來組成整個存儲器 應 用 題 應 用 題 (2)根據(jù)已知條件 ， CPU在 1μ s內(nèi)至少需要訪存一次 ， 所以整個存儲器的平均讀 /寫周期與單個存儲器片的讀 /寫周期相差不多 ， 應采用異步式刷新方式比較合理 。試問采用那種刷新方式比較合理 ？ 兩次刷新的最大時間間隔是多少 ？ 對全部存儲單元刷新一遍所需的實際刷新時間是多少 ？ 解 : （ 1） 根據(jù)題意 ， 存儲器總?cè)萘繛?64KB， 故地址線總需 16位 。 而對 CPU來說 ， 它可以在一個存取周期內(nèi)連續(xù)訪問８個存儲體 ,各體的讀寫過程將重疊 （ 并行 ）進行 。另一種方式是：在一個存取周期內(nèi)分時訪問每個體 ， 即每經(jīng)過１／８存取周期就訪問一個模塊 。 解： 可采用多體交叉的存取方案 ， 即將主存分成８個相互獨立 ， 容量相同的模塊 M0, M1 ,M2,…… , M7,每個模塊３２ K 16位 。 現(xiàn)有如下芯片： EPROM : 8K 16位 （ 控制端僅有 CS） ,16K 8位 SRAM :16K 1位 ， 2K 8位 , 4K 16位 ， 8K 16位 請從上述芯片中選擇芯片設(shè)計該計算機的主存儲器 ， 畫出主存邏輯框圖 ，注意畫選片邏輯 （ 可選用門電路及譯碼器 ） 。 主存地址空間分配如下：0—8191為系統(tǒng)程序區(qū) ， 由 EPROM芯片組成 ， 從 8192起一共 32K地址空間為用戶程序區(qū) ， 最后 （ 最大地址 ） 4K地址空間為系統(tǒng)程序工作區(qū) 。 應 用 題 (3) 采用異步刷新方式 ， 在 2ms時間內(nèi)分散地把芯片 64行刷新一遍 ， 故刷新信號的時間間隔為 2ms/64 = ， 即可取刷新信號周期為 30μs （ 4） 如采用集中刷新方式 ， 假定 T為讀 /寫周期 ， 則所需刷新時間為 64T。 芯片單元數(shù)為 1K則占用地址長度為 10位 （ A9~A0） 。 解： （ １ ） 命中率 H = Nc / (Nc + Nm) = 1900 / (1900 + 100) = 主存慢于 cache的倍率 r = tm / tc = 250ns / 50ns = 5 訪問效率 e = 1 / [r+(1r)H] = 1 / [5+(15)] = % （ ２ ） 平均訪問時間 ta = tc / e = 50ns / = 60 ns 計 算 題 ? 已知 cache命中率Ｈ＝ ， 主存比 cache慢４倍 ， 已知主存存取周期為200ns， 求 cahce／主存系統(tǒng)的效率和平均訪問時間 解 : ∵ r = t m/t c = 4 ∴ t c = t m /4 = 50ns e = 1/[r+(1r)h] = 1/[4+(14) ] t a = t c /e = t c [43 ] = 50 = 53ns 應 用 題 ? 有一個１６ K 16位的存儲器 ， 由 1K 4位的 DRAM芯片構(gòu)成 （ 芯片是64 64結(jié)構(gòu) ） 。 ( 107)= 107(位 /s) 計 算 題 ? CPU執(zhí)行一段程序時 ， cache完成存取的次數(shù)為 1900次 ， 主存完成存取的次數(shù)為 100次 ， 已知 cache存取周期為 50ns,主存存取周期為 250ns. 求： （ 1） cache/主存系統(tǒng)的效率 。 問順序存儲器和交叉存儲器帶寬各是多少 ？ 解：順序存儲器和交叉存儲器連續(xù)讀出 m=8個字的信息總量都是： q=32位 8=256位 順序存儲器和交叉存儲器連續(xù)讀出 8個字所需的時間分別是： t2=mT=8 200ns=1600ns=16 107(s) t1=T+(m1)t =200+7 50ns=550ns= 107(s) 順序存儲器和交叉存儲器的帶寬分別是： W2=q/t2=256247。 這樣連續(xù)讀取 m個字所需要時間為 t1 = T + (m – 1)τ = mτ + mτ –τ = (2m – 1) τ (2) 故存儲器帶寬為 W1 = 1/t1 = 1/(2m1)τ (3) 而順序方式存儲器連續(xù)讀取 m個字所需時間為 t2 = mT = m2 τ (4) 存儲器帶寬為 W2 = 1/t2 = 1/(m2 τ ) (5) 比較 (3)和 (5)式可知 ， 交叉存儲器帶寬 W1 順序存儲器帶寬 W2 計 算 題 ? 設(shè)存儲器容量為 32字 ， 字長 64位 ， 模塊數(shù) m = 4,分別用順序方式和交叉方式進行組織 .若存儲周期 T = 200ns， 數(shù)據(jù)總線寬度為 64位 ， 總線傳送周期 τ = 50ns,問：順序存儲器和交叉存儲器帶寬各是多少 ？ 解 : 順序存儲器和交叉存儲器連續(xù)讀出 m=4個字的信息總量都是 q = 64位 4 =256位 順序存儲器和交叉存儲器連續(xù)讀出 4個字所需的時間分別是 t2 = mT = 4 200ns =800ns = 8 10 7(S) t1 = T + (m–1)t =200ns + 3 50ns = 350ns = 107 (S) 順序存儲器帶寬 W2 =q/t2 = 256 / (8 107) = 32 107 (位 /S) 交叉存儲器帶寬 W1 =q/t1 = 256 / ( 107) = 73 107 (位 /S) 計 算 題 ? 設(shè)存儲器容量為 512K字 ， 字長 32位 ， 模塊數(shù) M=8， 分別用順序方式和交叉方式進行組織 。 只要將式 （ 1） 與式 （ 2） 綜合起來便得到補碼乘法的統(tǒng)一算式如下： [x y] 補 = [x]補 （ 0. y1y2 …… yn） [x]補 y0 = [x]補 [0. y1y2 …… yn –y0] =[x]補 [y0 + y1 21+y2 22+…… +yn 2n]=[x]補 .y 第三章習題 分 析 題 ? 用定量分析方法證明模塊交叉存儲器帶寬大于順序