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組成原理03年考前輔導筆記--北京郵電大學e(1)(完整版)

2025-02-23 19:09上一頁面

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【正文】 余數為負 0 = Q2 = 0 左移 加 y 余數為正 0 = Q3 = 1 左移 減 y 余數為正 0 = Q4 = 1 故得 商 Q = = 余數 R = 計 算 題 ? 設有浮點數 x=25 ,y=23 (),階碼用4位移碼表示 ,尾數 ( 含符號位 ) 用8位補碼表示 。 最終相乘結果為 [x y]浮 = 00 110, 。 設 [x]補 =x0. x1x2 …… xn [y]補 =0. y1y2 …… yn 因為 [x]補 =2n+1 + x ( mod2 ) [y]補 =y 所以 [x]補 [y]補 =(2n+1 +x) y = 2n+1y +x y= 2(y1y2 …… yn) +x y 因為 (y1y2 …… yn) 是大于 0的正整數 , 根據模運算的性質有: 2 (y1y2 …… yn) = 2 (mod2) 所以 [x]補 [y]補 = 2 + x y =[x y]補 (mod2) 即 [x y]補 =[x]補 [y]補 =[x]補 ( 0. y1y2 …… yn) = [x]補 y (1) 證明題 (2) 當被乘數 x符號任意 , 乘數 y為負 , 都以補碼表示 。 ( 107)= 107(位 /s) 計 算 題 ? CPU執(zhí)行一段程序時 , cache完成存取的次數為 1900次 , 主存完成存取的次數為 100次 , 已知 cache存取周期為 50ns,主存存取周期為 250ns. 求: ( 1) cache/主存系統(tǒng)的效率 。 主存地址空間分配如下:0—8191為系統(tǒng)程序區(qū) , 由 EPROM芯片組成 , 從 8192起一共 32K地址空間為用戶程序區(qū) , 最后 ( 最大地址 ) 4K地址空間為系統(tǒng)程序工作區(qū) 。 而對 CPU來說 , 它可以在一個存取周期內連續(xù)訪問8個存儲體 ,各體的讀寫過程將重疊 ( 并行 )進行 。 應 用 題 ? 某機器中 , 配有一個 ROM芯片 , 地址空間 0000H—3FFFH。 再由 4個片組組成一個 1M 32位 ( 4MB) 的存儲模塊 。 ( 1) 假設不用通用寄存器也能直接訪問主存中的每一個單元 , 并假設操作碼域 OP=6位 , 請問地址碼域應分配多少位 ? 指令字長度應有多少位 ? ( 2) 假設 X=11時 , 指定的那個通用寄存器用做基值寄存器 , 請?zhí)岢鲆粋€硬件設計規(guī)劃 , 使得被指定的通用寄存器能訪問 1M主存空間中的每一個單元 。 (2)單字長 ( 32位 ) 二地址指令 (3)一個操作數在源寄存器 ( 共有 16位 ) , 另一個操作數在存儲器中( 由變址寄存器內容 +偏移量決定 ) , 所以是 RS型指令 。 解: 由已知條件 , 機器字長 16位 , 主存容量 128KB/2 = 64K字 。 具體講 , 按所給條件 , 16位字長的指令格式方案可設計如下: 15 10 9 8 7 4 3 0 O P X1 R1 R2分 析 題 其中 OP字段可指定 64條指令 。 因為通用寄存器長度為 24位 , 足以覆蓋 1M字的空間 。 分 析 題 ? 如下圖所示的處理機是按下列規(guī)則設計的 ① 所有指令的字長都是16位 。⑧ 四個合法的 OP碼是: LDA=00,從 DM位置AAA 取數放在 AC0 中 , STA=01, 將 AC0 的 內 容 存 入 DM 位置AAA。 ① 將一個通用寄存器內容與 AC0的內容進行相加的操作 , 可定義如下指令格式: 8個 OP2擴充操作碼中任選一個 , 現選 OP2=000, 實現的操作是:(AC0)+(Ri)?AC1。 即 進棧操作: ( A) → Msp (SP)1→ SP 出棧操作: (SP)+1→ SP ( Msp) → A 其中 Msp是堆棧指示器的棧頂單元 。X=0,IX0變址; X=1,IX1變址實現的操作是: (AC0)?DM ,E=IX+D. 分 析 題 ? 一臺處理機具有如下指令字格式 : 1 3位 X OP 寄存器 地址 其中 ,每個指令字中專門分出 3位來指明選用哪一個通用寄存器 (12位 ),最高位用來指明它所選定的那個通用寄存器將用作變址寄存器 (X=1時 ),主存容量最大為 16384字 . (1)假如我們不用通用寄存器也能直接訪問主存中的每一個操作數 ,同時假設有用的操作碼位數至少有 7位 ,試問 :在此情況下 ,―地址 ” 碼域應分配多少位 ?―OP‖碼域應分配多少位 ?指令字應有多少位 ? (2)假設條件位 X=0,且指令中也指明要使用某個通用寄存器 ,此種情況表明指定的那個通用寄存器將用作基值寄存器 .請?zhí)岢鲆粋€硬件設計規(guī)則 ,使得被指定的通用寄存器能訪問主存中的每一個位置 。 請問 ( 1 ) 下述各寄存器多少位 ? PC, IAR(IM地址寄存器 ), IDR(IM數據寄存器 ), IR(指令寄存器 ),DAR(DM地址寄存器 ), DDR(DM數據寄存器 ), AC0,AC1, 變址寄存器IX0,IX1。③ 在進行所有的算術運算時 , 累加器 AC0的內容總是作為一個操作數 , 而運算結果保存在 AC1。 ( 2) 可以存一個簡單的硬件規(guī)則 , 使我們可以指定某些寄存器來進行20位的存儲器尋址 。 具體定義如下: X1=00 寄存器直接尋址 E=R1i X1=01 寄存器間接尋址 E=(R1i) X1=10 基地址方式 0 E=(Rb0)+(R1i) X1=11 基地址方式 1 E=(Rb1)+(R1i) 其中 Rb0,Rb1分別為兩個 20位的基地址寄存器 。 采用單字長和雙字長兩種指令格式 , 其中單字長指令用于算術邏輯和 I/O指令 , 雙字長用于訪問主存的指令 。 分 析 題 ? 指令格式如下所示 。 然后與指令字形式地址相加得有效地址 , 可訪問主存1M地址空間中任何單元 。 當進行 32位存取時 , BE3BE0全無效 ,此時認為存儲地址的 A1A0位為 00( CPU沒有 A1, A0輸出引腳 ) , 也即存儲地址 A23A0為 4的整數倍 。 假設此 RAM芯片有 CS和 WE信號控制端 。試問采用那種刷新方式比較合理 ? 兩次刷新的最大時間間隔是多少 ? 對全部存儲單元刷新一遍所需的實際刷新時間是多少 ? 解 : ( 1) 根據題意 , 存儲器總容量為 64KB, 故地址線總需 16位 。 現有如下芯片: EPROM : 8K 16位 ( 控制端僅有 CS) ,16K 8位 SRAM :16K 1位 , 2K 8位 , 4K 16位 , 8K 16位 請從上述芯片中選擇芯片設計該計算機的主存儲器 , 畫出主存邏輯框圖 ,注意畫選片邏輯 ( 可選用門電路及譯碼器 ) 。 解: ( 1 ) 命中率 H = Nc / (Nc + Nm) = 1900 / (1900 + 100) = 主存慢于 cache的倍率 r = tm / tc = 250ns / 50ns = 5 訪問效率 e = 1 / [r+(1r)H] = 1 / [5+(15)] = % ( 2 ) 平均訪問時間 ta = tc / e = 50ns / = 60 ns 計 算 題 ? 已知 cache命中率H= , 主存比 cache慢4倍 , 已知主存存取周期為200ns, 求 cahce/主存系統(tǒng)的效率和平均訪問時間 解 : ∵ r = t m/t
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