eda設(shè)計(jì)流程教學(xué)ppt課件-文庫(kù)吧資料
2024-12-14 02:43本頁(yè)面
【正文】 。 ? Retiming： 在不改變邏輯功能的前提下，自動(dòng)用寄存器分割組合邏輯，在組合電路中插入平衡時(shí)延，提高芯片工作頻率。 點(diǎn)擊鼠標(biāo)右鍵，選擇 edit Synplify pro簡(jiǎn)介 ? Synplify和 Synplify Pro是 Synplicity公司提供的專門針對(duì) FPGA和 CPLD實(shí)現(xiàn)的邏輯綜合工具； ? 支持 VHDL93（ IEEE1076），包括std_logic_1164， Numeric_std，std_logic_Usigned， std_logic_Signed，std_logic_Arith； ? 和 Verilog95（ IEEE1364）的可綜合子集。 ? 全面支持 VHDL和 Verilog語(yǔ)言的 IEEE 標(biāo)準(zhǔn)， 以及 IEEE VITAL － 95 標(biāo)準(zhǔn)，支持 C語(yǔ)言功能調(diào)用 , C的模型，基于 SWIFT的 SmartModel邏輯模型和硬件模型。 ? 支持眾多的 ASIC和 FPGA廠家?guī)? ? 采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk技術(shù)、和單一內(nèi)核仿真，編譯仿真速度業(yè)界最快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù) IP核。EDA工具的簡(jiǎn)介 ? 工作站： Synopsys、 Cadence
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