計(jì)算機(jī)組成原理課程設(shè)計(jì)---校驗(yàn)碼生成電路的設(shè)計(jì)-文庫(kù)吧資料
2025-06-15 05:31本頁(yè)面
【正文】 q11=datain(11)。 q9=datain(9)。 q7=datain(7)。 q5=datain(5)。 q3=datain(3)。 q1=datain(1)。 then q=datain。 architecture one of jicunqi_12 is begin process(datain,load) begin if load=39。 q: out std_logic_vector( 11 downto 0) )。 load : in std_logic。 use 。 設(shè)計(jì)步驟 : 首先創(chuàng)建一個(gè)文件夾，然后在 QuartusⅡ軟件上新建一個(gè)工程并存放在所創(chuàng)建那個(gè)文件夾中，再在剛所新建的工程中新建一個(gè) VHDL 文件，然后寫上生成 12 位寄存器的 VHDL 代碼，再對(duì)生成的 12 位寄存器進(jìn)行打包，即可生成 12位的寄存器芯片。 7. 設(shè)計(jì)環(huán)境 1. 硬件環(huán)境： 微機(jī)； 2. EDA 環(huán)境 : QuartusⅡ設(shè)計(jì)軟件。 6. 分工情況 我們小組由四個(gè)人，每個(gè)人都分配了不同的任務(wù)。 循環(huán) 冗余校驗(yàn)碼可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯(cuò)；可檢查出所有小于、等于檢驗(yàn)位長(zhǎng)度的突發(fā)錯(cuò)。 5. 具備的功能 循環(huán)冗余碼 CRC 在發(fā)送端編碼和接收端校驗(yàn)時(shí)。但由于電路簡(jiǎn)單，仍被廣泛用于誤碼率不高的信息傳輸和存儲(chǔ)器存儲(chǔ)檢錯(cuò)的場(chǎng)合。 “和 ”操作的特點(diǎn) ：偶數(shù)個(gè) 1，它的和總是 0；奇數(shù)個(gè) 1，它的和總是 1。 QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具，與 SOPC Builder 結(jié)合，可實(shí)現(xiàn) SOPC 系統(tǒng)開發(fā)。 QuartusⅡ軟件的前一代 FPGA/CPLD 集成開發(fā)環(huán)是 MAX+PLUSⅡ?？梢哉f(shuō)電子 EDA 技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)支持。例如在 CDMA 無(wú)線通信系統(tǒng)中，所有移動(dòng)手機(jī)和無(wú)線基站都工作在相同的頻譜，為區(qū)別不同的呼叫，每個(gè)手機(jī)有一個(gè)唯一的碼序列， CDMA 基站必須能判別這些不同觀點(diǎn)的碼序列才能分辨出不同的傳呼進(jìn)程；這一判別是通過(guò)匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調(diào)到特定的碼序列； FPGA 能提供良好的濾波器設(shè)計(jì)，而且能完成 DSP 高級(jí)數(shù)據(jù)處理功能，因而 FPGA 在現(xiàn)代通信領(lǐng)域方面獲得廣泛應(yīng)用。具有代表性的是全國(guó)每?jī)赡昱e辦一次大學(xué)生電子設(shè)計(jì)競(jìng)賽活動(dòng)。在教學(xué)方面：幾乎所有理工科 (特別是電子信息 )類的高校都開設(shè)了 EDA 課程。 (6)由于 VI 具有類屬描述語(yǔ)句和子程序調(diào)用等功能，所以對(duì)于已完成的設(shè)計(jì)，可以在不改變?cè)闯绦虻那闆r廠，只需改變類屬參量或函數(shù)，就能很容易地改變及計(jì)的規(guī)模和結(jié)構(gòu)。 (4)用 Vf 完成的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并可根據(jù)不同的目標(biāo)芯片自動(dòng)把 Vf 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表，這種設(shè)計(jì)方式極大地減少了電路設(shè)計(jì)的時(shí)間及可能發(fā)生的錯(cuò)誤，從而降低了開發(fā)成本。(2)VHDL 具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)的功能可行性，并可以隨時(shí)對(duì)系統(tǒng)進(jìn)行仿真?，F(xiàn)在 WDL 和 Velllq 作為工業(yè) 標(biāo)準(zhǔn)硬件描述語(yǔ)言，已得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，它們已成為事實(shí)上的通用硬件描述語(yǔ)言，承擔(dān)幾乎全部的數(shù)字系統(tǒng)的設(shè)計(jì)任務(wù)。常用硬件描述語(yǔ)言有 WDL、 Velllq 和 AHDL語(yǔ)言。 硬件描述語(yǔ)言 ： 硬件描述語(yǔ)言 (HDL)是一種用于進(jìn)行電子系統(tǒng)硬件設(shè)計(jì)的 課程設(shè)計(jì)（論文） 7 計(jì)算機(jī)高級(jí)語(yǔ)言，它采用軟件的設(shè)計(jì)方法來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入和庫(kù) (LibraIy)的引入，由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作故在芯片的設(shè)計(jì)中進(jìn)行。 EDA 技術(shù)的基本特征 :EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向 .將EDA 技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法進(jìn)行比較可以看出，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能在電路板上進(jìn)行設(shè)計(jì)，是一種搭積木式的方式，使復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難；如果某一過(guò)程存在錯(cuò)誤．查找和修改十分不便；對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體 生產(chǎn)工藝直接相關(guān)，因此可移植性差；只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)泅，因而開發(fā)產(chǎn)品的周期長(zhǎng)。特別是支持硬件描述語(yǔ)言的 EDA 工具的出現(xiàn)，使復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化成為可能，只要用硬件描述語(yǔ)言將數(shù)字系統(tǒng)的行為描述正確，就可以進(jìn)行該數(shù)字系統(tǒng)的芯片設(shè)計(jì)與制造。該工具可以在電子產(chǎn)品的各個(gè)設(shè)計(jì)階段發(fā)揮作用，使設(shè)計(jì)更復(fù)雜的電路和系統(tǒng)成為可能。 20吐紀(jì)如年代是 EDA(電子設(shè)計(jì)自動(dòng)化 )階段：這一階段的 主要特征是以高級(jí)描述語(yǔ)言，系統(tǒng)級(jí)仿真和綜合技術(shù)為特點(diǎn)，采用 “自頂向下 ”的設(shè)計(jì)理念，將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由 EDA 工具來(lái)完成。 20世紀(jì) 70年代的 CAD(計(jì)算機(jī)輔助設(shè)計(jì) )階段：這一階段的主要特征是利用計(jì)算機(jī)輔助進(jìn)行電路原理圖編輯， PCB 布同布線，使得設(shè)計(jì)師從傳統(tǒng)高度重復(fù)繁雜的繪圖勞動(dòng)中解脫出來(lái)。 EDA 技術(shù)是伴隨著計(jì)算機(jī)、集 成電路、電子系統(tǒng)的設(shè)計(jì)發(fā)展起來(lái)的，至今已有 30多年的歷程?？梢詫?shí)現(xiàn)邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真。 由于它是一門剛剛發(fā)展起來(lái)的新技術(shù)，涉及面廣，內(nèi)容豐富，理解各異，所以目前尚無(wú)一個(gè)確切的定義。 12 位二進(jìn)制數(shù)據(jù)存放在 A 寄存器中，加碼后的數(shù)據(jù)以二進(jìn)制顯示在發(fā)光二級(jí)管上。 課程設(shè)計(jì)（論文） 5 驗(yàn)碼生成電路?？赏ㄟ^(guò)異或門將它糾正后在下一次移位時(shí)送回 A16 繼續(xù)移滿一個(gè)循環(huán)，就得到一個(gè)糾正后的碼字。更換不同的待測(cè)碼字可以證明：余數(shù)與出錯(cuò)位的對(duì)應(yīng)關(guān)系是不變的，只與碼制和生成多項(xiàng)式有關(guān)，對(duì)于其他碼制或選用其他生成多項(xiàng)式，出錯(cuò)模式將發(fā)生變化。然后將余數(shù)拼接在信息組左移 r 位空出的 r 位上，就構(gòu)成了這個(gè)有效信息的 CRC 碼。 CRC 碼生成： 多項(xiàng)式 M(x)應(yīng)用 CRC 碼的關(guān)鍵是如何從 k 位信息位簡(jiǎn)便地得到 r 位效驗(yàn)位，以及如何從 k+r 位信息碼判斷是否出錯(cuò)。在實(shí)際應(yīng)用中，多采用奇校驗(yàn)，因?yàn)槠嫘ｒ?yàn)中不存在全“ 0”代碼，在某些場(chǎng)合下更便于判
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