【正文】 d4。d3。d2。d1。 reg[7:0] mem [1:10]。 output [7:0]dout。 input rd,rd_clk。 input [3:0]wr_address。 25 data=93 end endmodule RAM 模塊： module RAM(reset,wr,wr_clk,wr_address,din,rd,rd_clk,rd_address,dout)。 25 data=35。 initial begin data=0。 SMG smg(.data(data),.clk_1MHz(clk_1MHz),.data_g(data_g),.data_s(data_s),.data_b(data_b))。 wire [6:0]data_s。 reg clk_1MHz。 endcase end endmodule 數(shù)碼管顯示模塊激勵： module SMG_test。 default:data_g=739。d9:data_g=739。h80。 739。d7:data_g=739。h82。 739。d5:data_g=739。h99。 739。d3:data_g=739。hA4。 739。d1:data_g=739。hC0。 endcase end always(mid_g) begin case(mid_g) 739。 default:data_s=739。d9:data_s=739。h80。 739。d7:data_s=739。h82。 739。d5:data_s=739。h99。 739。d3:data_s=739。hA4。 739。d1:data_s=739。hC0。 endcase end always(mid_s) begin case(mid_s) 739。 default:data_b=739。d9:data_b=739。h80。 739。d7:data_b=739。h82。 739。d5:data_b=739。h99。 739。d3:data_b=739。hA4。 739。d1:data_b=739。hC0。 end always(mid_b) begin case(mid_b) 739。 mid_s=data%100/10。 reg [7:0]mid_g。 reg [7:0]mid_b。 reg[6:0]data_s。 output data_g。 input clk_1MHz； output data_b。 end endmodule 數(shù)碼管顯示模塊： module SMG (clk_1MHz,data,data_g,data_s,data_b)。 15 start=1。d1。 start=0。 initial begin clk_1Hz=0。 always 1 clk_1Hz=~clk_1Hz。 reg [7:0]data。 reg start,add。 end else c_out=c_out。 end else c_out=c_out+839。 if(c_out==839。 end else begin if(start) begin c_out=c_out+839。 reg [7:0] c_out。 input [7:0]data。 input clk_1Hz,add。 100 reset=1。 initial begin reset=0。 always 2 clk_50MHz=~clk_50MHz。 wire clk_1MHz。 end end endmodule 分頻器模塊激勵： module FPQ_test。 end else t2=t2+3239。d0。 else begin if(t2==3239。 end end always(posedge clk_50MHz or negedge reset) begin if(!reset) clk_1MHz=3239。 end else t1=t1+3239。d0。 else begin