【正文】 ty=d(7 downto 4))。signal e:std_logic_vector(3 downto 0)。 outy :out std_logic_vector(3 downto 0))。architecture one of t10_4 isponent t10 port (rst,clk,ena:in std_logic。 d:out std_logic_vector(15 downto 0))。use 。圖4 十進(jìn)制計(jì)數(shù)器仿真波形（2）四位計(jì)數(shù)器下面是一含計(jì)數(shù)使能、異步復(fù)位功能的4位計(jì)數(shù)器, rst是異步清信號(hào),高電平有效。end process。end if。)。 then cqi:=(others =39。elsif ena=39。139。)。elsif cqi=9 thencqi :=(others =39。cout=39。139。139。elsif clk39。039。139。architecture behv of t10 isbeginprocess (rst,ena,clk)variable cqi :std_logic_vector(3 downto 0)。 outy :out std_logic_vector(3 downto 0))。entity t10 is port (rst,clk,ena:in std_logic。use 。第二個(gè)if語(yǔ)句功能是當(dāng)計(jì)數(shù)器cqi的只達(dá)到9時(shí)產(chǎn)生進(jìn)位溢出信號(hào)。本實(shí)驗(yàn)采用一個(gè)帶有異步復(fù)位和同步時(shí)鐘使能的十進(jìn)制加法計(jì)數(shù)器，這種計(jì)數(shù)器有許多實(shí)際的用處。但是并無(wú)法顯示計(jì)算結(jié)果，一般都是要通過(guò)外接LCD或LED屏才能顯示。在數(shù)字電子技術(shù)中應(yīng)用的最多的時(shí)序邏輯電路。它主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見(jiàn)的有3位和4位的。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對(duì)指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時(shí)記下加法、減法次數(shù)，又如在數(shù)字儀器中對(duì)脈沖的計(jì)數(shù)等等。END。 END IF。039。139。139。 THENCNT2 := NOT CNT2。EVENT AND FULL = 39。P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC。END IF。039。 同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平ELSE CNT8 := CNT8 + 1。 當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器CNT8FULL = 39。139。BEGINIF CLK39。ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC。FOUT : OUT STD_LOGIC )。ENTITY DVF ISPORT ( CLK : IN STD_LOGIC。USE 。數(shù)控分頻器是利用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的。計(jì)數(shù)一次后，再重新計(jì)數(shù)，反復(fù)進(jìn)行直至輸入被賦予新值。數(shù)控分頻器的功能是在輸入端給定不同數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，對(duì)于一個(gè)N分頻器，分頻出的時(shí)鐘周期是原時(shí)鐘周期的N倍，頻率變?yōu)樵瓉?lái)的1/N。早期的分頻器多為正弦分頻器，隨著數(shù)字集成電路的發(fā)展，脈沖分頻器（又稱數(shù)字分頻器）逐漸取代了正弦分頻器，即使在輸入輸出信號(hào)均為正弦波時(shí)也往往采用模數(shù)轉(zhuǎn)換－數(shù)字分頻－數(shù)模轉(zhuǎn)換的方法來(lái)實(shí)現(xiàn)分頻。clk11計(jì)數(shù)器分頻計(jì)鎖存器顯示電路ena0rest0clk2 圖1 設(shè)計(jì)方案 3 各個(gè)模塊的設(shè)計(jì)和功能的具體分析 分頻器設(shè)計(jì) 設(shè)計(jì)原理分頻器是指使輸出信號(hào)頻率為輸入信號(hào)頻率整數(shù)分之一的電子電路。鎖存器由一個(gè)外部脈沖控制可以控制顯示部分顯示周期。各個(gè)模塊均用VHDL語(yǔ)言描述并用quartus2進(jìn)行仿真。2 整體設(shè)計(jì)方案設(shè)計(jì)基于FPGA的計(jì)數(shù)器，要求顯示1個(gè)09999的四位計(jì)數(shù)器，可以由4個(gè)模為10的十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)而成，所以可以顯示的頻率范圍是19999HZ。可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。Quartus II支持層次化的設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊進(jìn)行調(diào)試，從而解決原理圖與HDL混合輸入設(shè)計(jì)的問(wèn)題。此外，還可以通過(guò)選擇 Compiler Tool （Tools 菜單）并在 Compiler Tool窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊?？梢酝ㄟ^(guò)選擇 Start Compilation （Processing 菜單）來(lái)運(yùn)行所有的編譯器模塊。Quartus II 包括模塊化的編譯器。 軟件開(kāi)發(fā)工具Quartus II 簡(jiǎn)介Altera的Quartus II 設(shè)計(jì)軟件提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，它可以輕易滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng) (SOPC) 設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。很強(qiáng)的移植能力。設(shè)計(jì)人員用VHDL進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。強(qiáng)大的系統(tǒng)硬件描述能力。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。VHDL還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描