【正文】 tomation(GDA)硬件描述語言公司成立。與之相比， VHDL 的學(xué)習(xí)要困難一些。 1989 年 CADENCE 公司收購了 GDA 公司，使得VerilogHDL成為了該公司的獨家專利。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 6 語言 用途 Verilog HDL 就是在用途最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。 提供強有力的文件讀寫能力。 高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL）到算法級，包括 進程和隊列級。 Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。 Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。 能夠描述層次設(shè)計 ，可使用模塊實例結(jié)構(gòu)描述任何層次。 Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 可采用三種不同方式或混合方式對設(shè)計建模。 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 用戶定義原語（ UDP）創(chuàng)建的靈活性。當(dāng)然，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。 Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。被 建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。兩種HDL 均為 IEEE 標準 。 Verilog HDL 和 VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀 80 年代中期開發(fā)出來的。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 4 增強收發(fā)器設(shè)計和驗證 —— 更新了 Arria V FPGA 的收發(fā)器工具包支持，進一步提高收發(fā)器數(shù)據(jù)速率(對于 Stratix V FPGA，高達 Gbps)。支持 MAX7000/MAX3000 等乘積項器件 Quartus II 設(shè)計套裝的其他特性包括： [1] DSP Builder 新的數(shù)字信號處理 (DSP)支持 —— 通過系統(tǒng)控制臺，與 MATLAB的 DDR 存儲器進行通信，并具有新的浮點功能，提高了設(shè)計效能，以及 DSP 效率。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支 持器件類型的豐富和圖形界面的改變。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。對第三方 EDA 工具的良 好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。但是并無法顯示計算結(jié)果，一般都是要通過外接 LCD 或 LED 屏才能顯示。 在數(shù)字電子技術(shù)中應(yīng)用的最多的 時序邏輯電路 。它主要的指標在于計數(shù)器的位數(shù)，常見的有 3 位和 4 位的。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法 運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。 計數(shù)器的發(fā)展 狹義的計數(shù)器是指一些常用 計時器 ，例如體育比賽中測試時間的計時器等，但本詞條所要介紹的并不是這種計時器，要介紹的是應(yīng)用更為廣泛的時序邏輯電路中的計數(shù)器。 如果按照計數(shù)過程中數(shù)字增減分類，又可將計數(shù)器分為加法計數(shù)器、減法計數(shù)器和 可逆計數(shù)器 ，隨時鐘信號不斷增加的為加法計數(shù)器，不斷減少的為減法計數(shù)器，可增可減的叫做可逆計數(shù)器。 FPGA。 VerilogHDL。最后 , 設(shè)計出了激勵代碼對其進行仿真驗證 , 實驗結(jié)果證明該設(shè)計符合功能要求 , 可以實現(xiàn)預(yù)定的功能。在模擬及數(shù) 字集成電路設(shè)計當(dāng)中 , 靈活地選擇與使用計數(shù)器可以實現(xiàn)很多復(fù)雜的功能 , 可以大量減少電路設(shè)計的復(fù)雜度和工作量。 EDA 課程設(shè)計 項目名稱 基于 FPGA 的計數(shù)器的 設(shè)計 專業(yè)班級 通信 102 班 學(xué)生姓名 青瓜 指導(dǎo)教師 2020 年 5 月 28 日 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 I 摘 要 本課程設(shè)計要完成一個 1 位十進制計數(shù)器 的設(shè)計 。 計數(shù)器是大規(guī)模集成電路中運用最廣泛的結(jié)構(gòu)之一。討論了一種可預(yù)置加減計數(shù)器的設(shè)計 , 運用 Ver ilog H DL 語言設(shè)計出了一種同步的可預(yù)置加減計數(shù)器 , 該計數(shù)器可以根據(jù)控制信號分別實現(xiàn)加法計數(shù)和減法計數(shù) , 從給定的預(yù)置位開始計數(shù) , 并給出詳細的 VerilogHDL 源代碼。 關(guān)鍵詞 ： 計數(shù)器 ； VerilogHDL； QuartusⅡ ； FPGA； 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 II Abstract This course is designed to plete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of plex functions, can significantly reduce the plexity of circuit design and workload. Discusses a presettable down cou