高速pcb設計指南之一-文庫吧資料
2024-09-10 21:05本頁面
【正文】 為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。如果上述 情況沒有被足夠考慮， EMI 將顯著增加，這就不單單影響自身設計結果，還會造成整個系統(tǒng)的失敗。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。 串擾 Induced Noise (or crosstalk) 多次跨越邏輯電平門限錯誤 False Switching 延時和時序錯誤 Delay amp。 這種效應被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。將寄生電阻、電容和電感加到實際的 PCB 連線中之后，連線上的最終阻抗稱為特征阻抗Zo。 （四）、什么是傳輸線 PCB 板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結構。如果 Tr≤2Tpd，信號落在問題區(qū)域。如果Tr≥4Tpd，信號落在安全區(qū)域。如果板上有 GaAs 芯片，則最大布線長度為 。但是，如果過孔多，器件管腳多，網(wǎng)線上設置的約束多，延時將增大。下圖為信號上升時間和允許的布線長度 (延時 )的對應關系。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。信號從驅動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于 1/2 的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅動端。因 此，通常約定如果線傳播延時大于 1/2 數(shù)字信號驅動端的上升時間，則認為此類信號是高速信號并產(chǎn)生傳輸線效應。 （二）、什么是高速電路 通常認為如果數(shù)字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量（比如說１／３），就稱為高速電路。因此，高速電路設計技術已經(jīng)成為電子系統(tǒng)設計師必須采取的設計手段。目前約 50% 的設計的時鐘頻率超過 50MHz，將近 20% 的設計主頻超過120MHz。 在一個 PCB 板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。在布局完成后，還可對設計文件及有關信息進行返回標注于原理圖，使得 PCB 板中的有關信息與原理圖相一致，以便在今后的建檔、更改設計能同步起來 , 同時對模擬的有關信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。布局結果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是 PCB 設計成功的第一步。 （ 8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。 （ 6）對一些不理想的線形進行修改。 （ 4）、模擬電路和數(shù)字電路 部分，是否有各自獨立的地線。 （ 2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在 PCB 中是否還有能讓地線加寬的地方。 標準元器件兩腿之間的距離為 英寸 (),所以網(wǎng)格系統(tǒng)的基礎一般就定為 英寸 ( mm)或小于 英寸的整倍數(shù)，如： 英寸、 英寸、 英寸等。網(wǎng)格過疏，通路太少對布通率的影響極大。網(wǎng)格過密，通路雖 然有所增加，但步進太小，圖場的數(shù)據(jù)量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產(chǎn)品的運算速度有極大的影響。多層板的接電（地）層腿的處理相同。 ② 容易造成虛焊點。因為最好是保留地層的完整性。 3 信號線布在電（地）層上 在多層印制板布線時，由于在信號線層沒有布完的線剩下已經(jīng)不多，再多加層數(shù)就會造成浪費也會給生產(chǎn)增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。數(shù)字地與模擬地有一點短接，請注意，只有一個連接點。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾?；蚴亲龀啥鄬影澹娫?，地線各占用一層。 對每個從事電子產(chǎn)品設計的工程人員來說都明白地線與電源線之間噪音所產(chǎn)生的原因， 現(xiàn)只對降低式抑制噪音作以表述： （ 1）、眾所周知的
醫(yī)療健康相關推薦
鄂ICP備17016276號-1