基于fpga的智能函數(shù)發(fā)生器的設(shè)計(jì)-文庫吧資料
2024-09-10 13:03本頁面
【正文】 N 32=D=0。 WHEN 30=D=1。 WHEN 28=D=8。 WHEN 26=D=19。 WHEN 24=D=34。 WHEN 22=D=53。 WHEN 20=D=75。 WHEN 18=D=99。WHEN 16=D=124。WHEN 14=D=150。 WHEN 12=D=174。WHEN 10=D=197。WHEN 08=D=217。 WHEN 06=D=233。WHEN 04=D=245。WHEN 02=D=252。 CASE TMP IS WHEN 00=D=255。 ELSE TMP:=TMP+1。139。 ELSIF CLK39。039。 ARCHITECTURE SIN_ARC OF SIN IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:INTEGER RANGE 0 TO 63。 D:OUT INTEGER RANGE 0 TO 255)。 USE 。 圖 模塊 SIN 正弦波模塊 SIN 的 VHDL 程序設(shè)計(jì)： LIBRARY IEEE。 ： 正弦波模塊 SIN 見圖 。 END PROCESS。 END IF。039。 END IF。A:=39。139。 THEN IF TMP=11111111 THEN TMP:=00000000。 THEN IF A=39。EVENT AND CLK=39。 THEN TMP:=00000000。 BEGIN IF RESET=39。 ARCHITECTURE LADDER_ARC OF LADDER IS BEGIN PROCESS(CLK,RESET) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 USE 。 圖 模塊 LADDER 階梯波模塊 LADDER 的 VHDL程序設(shè)計(jì)： LIBRARY IEEE。 ： 階梯波模塊 LADDER 見圖 。 END PROCESS。 END IF。 END IF。039。 ELSE IF TMP=00000001 THEN TMP:=00000000。 ELSE TMP:=TMP+1。A:=39。039。139。 ELSIF CLK39。039。 VARIABLE A:STD_LOGIC。 END DELTA。 ENTITY DELTA IS PORT(CLK,RESET:IN STD_LOGIC。 USE 。它是三角波產(chǎn)生的模塊。 END JIAN_ARC。 Q=TMP。 END IF。 THEN IF TMP=00000000 THEN TMP:=11111111。EVENT AND CLK=39。 THEN
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