【正文】 (23)將式(21)和(23)代入式(22)，并整理如式(24)：δ=|ΔNs|/Ns≤1/Ns=1/(t?fs) (24)由上式可以看出，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標(biāo)準(zhǔn)信號頻率有關(guān)，即實現(xiàn)了整個測試頻段的等精度測量。 誤差分析設(shè)在一次實際閘門時間t中計數(shù)器對被測信號的計數(shù)值為Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為Ns。 等精度測頻原理波形圖設(shè)在一次預(yù)置門控信號時間t中，對被測信號的計數(shù)值為NX，對標(biāo)準(zhǔn)信號的計數(shù)值為NS，則由FX/NX=FS/NS，可得被測信號的頻率為FX=NX/NS*FS。這時，D觸發(fā)器要一直等到被測信號的上升沿通過時Q端才能被置1，同時，計數(shù)器CNT1和CNT2的使能信號有效，計數(shù)器開始工作。測量開始前，先進(jìn)行初始化操作，發(fā)送一個清零信號，使兩個計數(shù)器和D觸發(fā)器清零，同時通過計數(shù)使能端禁止計數(shù)器工作。其中CNT1和CNT2是兩個可控計數(shù)器，標(biāo)準(zhǔn)信號頻率從CNT1的時鐘輸入端輸入，被測信號從CNT2的時鐘輸入端輸入。首先給出閘門開啟信號(預(yù)置閘門上升沿)送入D觸發(fā)器，在D觸發(fā)器內(nèi)部，等到被測信號的上升沿到來時，實際閘門信號變?yōu)楦唠娖?；然后預(yù)置閘門關(guān)閉信號(下降沿)到時，實際閘門信號也不立即變?yōu)榈碗娖?，而是等到被測信號的上升沿到來時才跳轉(zhuǎn)為低電平。由D觸發(fā)器來調(diào)節(jié)被測信號與門控信號的同步關(guān)系。在整個測量域內(nèi)測量精度會有所不同，因此要達(dá)到等精度的要求，需要在此基礎(chǔ)上進(jìn)行改進(jìn)。當(dāng)頻率增大時，由于被測信號的測量周期較短，根據(jù)周期測量法的測頻原理可知其測量精度將大幅下降。 頻率法測量原理（2）周期測量法：這種方法是計量在被測信號一個周期內(nèi)頻率為 fo的標(biāo)準(zhǔn)信號的脈沖數(shù) N來測量被測信號的頻率，f=fo/N 。1個被測信號脈沖個數(shù)的誤差。這種方法適合于高頻測量，信號的頻率越高，則相對誤差越小。周期部分即將鎖存器中的數(shù)據(jù)送入32位除法器division中，用109除以計數(shù)結(jié)果，得到周期結(jié)果，單位為ns；再將二進(jìn)制的周期結(jié)果在B_BCD中轉(zhuǎn)化為8421BCD碼，通過按鍵控制數(shù)碼管顯示頻率或者周期，在數(shù)碼顯示管上可以看到相應(yīng)結(jié)果。當(dāng)系統(tǒng)正常工作時，首先將系統(tǒng)時鐘進(jìn)行預(yù)分頻產(chǎn)生10MHZ的脈沖信號，在對10MHZ進(jìn)行分頻提供1 Hz的輸入信號，經(jīng)過測頻控制信號發(fā)生器進(jìn)行信號的變換，產(chǎn)生計數(shù)使能信號（，高電平持續(xù)時間即門控信號為1S），鎖存信號，清零信號。當(dāng)TSETEN為低電平時，需要一個鎖存信號LOAD的上升沿將計數(shù)器在前1s計數(shù)所得的值鎖存進(jìn)32位鎖存器REG32B中，并由數(shù)碼管譯碼顯示出計數(shù)值。首先計數(shù)使能信號TSTEN產(chǎn)生一個1秒脈寬的周期信號，并對頻率計計數(shù)部分的8個十進(jìn)制計數(shù)器t10的ENA使能端進(jìn)行同步控制。因此測量誤差最多為一個標(biāo)準(zhǔn)時鐘周期，從而實現(xiàn)了等精度頻率計的設(shè)計。當(dāng)門控信號為1時，使能信號并不為1，只有被測信號的上升沿到來時，使能端才開始發(fā)送有效信號，計數(shù)器開始計數(shù)。因此直接測頻法只適合測量頻率較高的待測信號，測量精度隨著待測信號頻率的變化而變化，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。測量結(jié)果的準(zhǔn)確度(＆)分析：設(shè)待測信號周期為Tx，頻率為Fx，當(dāng)測量時間為T=1s時，則測量準(zhǔn)確度為＆=Tx/T=1/Fx。在設(shè)計中用一個標(biāo)準(zhǔn)的基準(zhǔn)時鐘，在單位時間(1s)里對被測信號的脈沖數(shù)進(jìn)行計數(shù)，計數(shù)結(jié)果即為信號的頻率。 本設(shè)計中的數(shù)字頻率計的設(shè)計原理實際上是測量被測信號在單位時間(1s)內(nèi)的周期數(shù)。 數(shù)字頻率計工作原理概述 頻率計又稱頻率計數(shù)器，是一種專門對被測信號頻率進(jìn)行測量的電子測量儀器。功能強大，應(yīng)用廣闊。由于開發(fā)工具的通用性、設(shè)計語言的標(biāo)準(zhǔn)化以及設(shè)計過程幾乎與所用的FPGA/ CPLD器件的硬件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號的FPGA/ CPLD中，由此還可以以知識產(chǎn)權(quán)的方式得到確認(rèn)，并被注冊成為所謂的IP芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計效率大幅度提高。由于FPGA/CPLD的集成規(guī)模非常大，集成度可達(dá)數(shù)百萬門。FPGA/CPLD的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。FPGA/CPLD的時鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。在+5 V工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA/CPLD進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行多芯片串行編程，對于SRAM結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒有限制。FPGA/CPLD的主要優(yōu)點如下：編程方式簡便、先進(jìn)。FPGA通常由布線資源分隔的可編程邏輯單元(或宏單元)構(gòu)成數(shù)組，又由可編程I/O單元圍繞數(shù)組構(gòu)成整個芯片。它采用全局金屬互連導(dǎo)線，因而具有較大的延時可預(yù)測性，易于控制時序邏輯；但功耗比較大。 FPGA/CPLD簡介FPGA和CPLD都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬門。在設(shè)計輸入之后，Quartus II的編譯器將給出設(shè)計輸入的錯誤報告。Quartus II編譯器支持的硬件描述語言有VHDL、Verilog HDL及AHDL(Altera HDL)。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。Quartus II設(shè)計工具完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。第五章，本次畢業(yè)設(shè)計的總結(jié)與展望。第四章，總體設(shè)計驗證。第三章，等精度頻率計FPGA的系統(tǒng)設(shè)計。 論文的研究內(nèi)容及結(jié)構(gòu)安排 本文主要內(nèi)容如下：第一章，為本設(shè)計的緒論，交代了數(shù)字頻率計的研究背景及現(xiàn)狀；另介紹了本論文的研究內(nèi)容及結(jié)構(gòu)安排。在現(xiàn)代數(shù)字電路設(shè)計中，采用FPGA結(jié)合硬件描述語言可以設(shè)計出各種復(fù)雜的時序和邏輯電路，具有設(shè)計靈活、可編程和高性能等優(yōu)點?；贔PGA的數(shù)字頻率計不僅在集成度方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)的數(shù)字頻率計，而且在基準(zhǔn)頻率及精度等外部條件允許的情況下，根據(jù)不同需要對精度和頻率范圍，只需對硬件描述語言進(jìn)行一定的改動，即可達(dá)到更改系統(tǒng)的精度和頻率范圍的目的。單片機的發(fā)展與應(yīng)用改良了一些不利因素，但由于單片機性能本身也受到其工作頻率及內(nèi)部計數(shù)器位數(shù)等因素的影響，因此數(shù)字頻率計的穩(wěn)定性方面沒有得到突破性的進(jìn)展。FPGA是在PAL,GAL等邏輯器件基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件，同以往的可編程邏輯器件相比，F(xiàn)PGA的規(guī)模較大，集成度較高，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。頻率計是計算機、通信設(shè)備和儀器儀表等諸多領(lǐng)域中不可缺少的測量儀器。關(guān)鍵詞：數(shù)字頻率計，F(xiàn)PGA/CPLD，Verilog/VHDL語言AbstractDigital Frequency Meter is a basic measuring instrument. According to the principle of equal precision measurement， this design overes the shortings of the traditional frequency meter measurement, whose accuracy changes with the measured signal frequency. Methods such as precision measurements with its high accuracy, while the entire frequency region to maintain a constant precision.This article discusses frequency measurement technology using FPGA / CPLD, and pletes the design of an 8bit digital precision frequency meter. It based on Verilog / VHDL description of a programming language under Quartus Ⅱ simulation environment. It is divided into four modules: the measured signal, frequency measurement, period measurement, digital display. Hardware design uses the development board EP2C8Q208C8N manufactured by Altera39。硬件采用Altera公司的Cyclone II開發(fā)板EP2C8Q208C8N，系統(tǒng)時鐘為50MHZ，該頻率計的頻率測量范圍為15HZ10MHZ。它采用Verilog/VHDL硬件描述語言編寫程序，在Quartus II軟件開發(fā)集成環(huán)境下進(jìn)行仿真，包括設(shè)計輸入、編譯、軟件仿真、下載和硬件仿真等全過程。等精度的測量方法在具有較高測量精度的同時，在整個頻率區(qū)域保持有恒定的測試精度。 大 學(xué) 畢 業(yè) 論 文 （設(shè) 計）基于FPGA的多功能頻率計的設(shè)計目錄摘要 3Abstract 4第一章 緒論 5 研究背景及意義 5 論文的研究內(nèi)容及結(jié)構(gòu)安排 5第二章 頻率測量原理概述 7 開發(fā)平臺及FPGA/CPLD簡介 7 Quartus II簡介 7 FPGA/CPLD簡介 7 數(shù)字頻率計工作原理概述 8 測頻方法及誤差分析 10 常用測頻方案 10 等精度測頻原理 11 誤差分析 12 本章小結(jié) 13第三章 等精度頻率計的系統(tǒng)設(shè)計與功能仿真 14 系統(tǒng)的總體設(shè)計 14 信號源模塊 16 預(yù)分頻 16 分頻模塊 17 按鍵控制模塊 19 測頻控制信號模塊 20 鎖存器 21 計數(shù)器模塊 22 周期模塊 23 顯示模塊 26 數(shù)據(jù)選擇器 26 數(shù)碼管顯示驅(qū)動 26 本章小結(jié) 27第四章 總體設(shè)計驗證 28第五章 總結(jié)與展望 30致謝 31參考文獻(xiàn) 32附錄 文獻(xiàn)翻譯 33英文文獻(xiàn)1 33英文文獻(xiàn)2 37譯文1 頻率調(diào)制 39譯文2 振幅鍵控 4346摘要數(shù)字頻率計是一種基本的測量儀器。本設(shè)計根據(jù)等精度的測量原理進(jìn)行設(shè)計，克服了傳統(tǒng)的頻率計的測量精度隨被測信號頻率的變動而改變的缺點。本文論述了利用FPGA/CPLD進(jìn)行頻率測量技術(shù)，設(shè)計了一個8位數(shù)字顯示的等精度頻率計。軟件設(shè)計模塊分為被測信號、頻率測量、周期測量、數(shù)碼管顯示共四個模塊。經(jīng)過仿真下載驗證,能夠?qū)崿F(xiàn)等精度測頻率和周期的功能，證明該設(shè)計方案切實可行。s Cyclone II. Its system clock is 50MHZ. This frequency meter’s frequency measurement ranges from 15HZ to 10MHZ. This design includes the whole process of input, pilation, software simulation, downloads, and hardware simulation. Precision frequency and period measuring is achieved through simulation download, which demonstrates that the design scheme is practicable.Key words: Digital frequency meter, FPGA/CPLD，Verilog/VHDL.第一章 緒論 研究背景及意義頻率是電信號中重要的物理量，在電子、通信系統(tǒng)中，信號的頻率穩(wěn)定度決定了整個系統(tǒng)的性能的穩(wěn)定度，因此系統(tǒng)設(shè)計的重要內(nèi)容是能準(zhǔn)確測量信號的頻率。隨著現(xiàn)代數(shù)字電子技術(shù)的進(jìn)一步發(fā)展，頻率已成為電子測量技術(shù)中最基本最常見的測量數(shù)據(jù)之一,數(shù)字頻率計及其設(shè)計也越來越廣泛的受到關(guān)注。傳統(tǒng)的數(shù)字頻率計一般由分離的單個元件連接而成，傳統(tǒng)數(shù)字頻率計的測量范圍、精度和速度受到的限制性比較大。隨著可編程邏輯器件FPGA技術(shù)的發(fā)展, 將大量的不同的邏輯功能集成于單個器件中，根據(jù)不同的需要提供的門數(shù)范圍從幾百門到上百萬門，從根本上解決了單片機的先天性限制問題。這種對硬件描述語言的改變很少涉及到硬件電路的大范圍改動，因此降低了系統(tǒng)的整體造價。本文將介紹一種以FPGA為控制核心，根據(jù)等精度測頻原理，能夠?qū)崿F(xiàn)顯示被測頻率信號頻率和周期的數(shù)字頻率計的設(shè)計。第二章，介紹了數(shù)字頻率計的工作原理，對比了直接測頻法、直接測周法實現(xiàn)的頻率計的優(yōu)缺點，并介紹等精度頻率測量的理論基礎(chǔ)和設(shè)計方案。開發(fā)板EP2C8Q208C8N介紹，頻率計總體設(shè)計，信號源模塊，計數(shù)器模塊，周期模塊，顯示模塊設(shè)計過程，并且給出它們的封裝圖形和仿真結(jié)果。通過把設(shè)計下載到開發(fā)板上，并實際用于頻率周期測量，從而發(fā)現(xiàn)設(shè)計的不足和錯誤之處并加以改正。第二章 頻率測量原理概述 開發(fā)平臺及FPGA/CPLD簡介 Quartus II簡介Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。Altera的Quartus II提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成組合環(huán)境。Quart