【正文】 時到 59 時，給 C 一個高電平脈沖，即分或時計時模塊加 1，秒或分計時模塊清零后開始重新計時。q2=q22。 END PROCESS。 END IF。 ELSE c=39。 c=39。 IF q22=5 AND q11=9 THEN q22=0000。139。 9 IF q11=9 AND q22/=5 THEN q11=0000。 THEN q11=q11+39。EVENT AND clk=39。 ARCHITECTURE art OF second IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。 c:OUT STD_LOGIC)。 ENTITY second IS PORT(clk:IN STD_LOGIC。 USE 。這樣秒、分、時計時模塊依次進行計時完成 24 進制的計時功能。 分計數(shù)器模塊電路與秒計數(shù)器模塊電路功能類似，當分計時模塊計時到 60 分的瞬間時計時模塊電路加 1，分計時模塊清為零重新進行計時。系統(tǒng)框圖如圖 所示： 7 CLK K1 K2 圖 系統(tǒng)框圖 設計流程圖 圖 自動打鈴的設計流程圖 CLK Sec 模塊 Min 模塊 Hour 模塊 Clk 校時模塊 min Fen Shi hour Clk 顯示打鈴模塊 Sec[6..0] Min[6..0] Hour[6..0] 開始 秒計時 分計時 時計時 K K2 顯示打鈴模塊 8 第 3 章 各模塊設計分析 計數(shù)器模塊 計 數(shù)器模塊包括秒計數(shù)器模塊、分計數(shù)模塊、時計數(shù)模塊以及功能按鍵的設計。而時是 24 進制計數(shù)器，僅需要 5 位二進制碼就可以表示。讓計時模塊重新回到正常計時，只要兩個按鍵的指示燈不亮狀態(tài)就可以正常計時，否則指示燈亮計數(shù)器就不能正常計時，即秒到 59 時不會網(wǎng)分上進位。 （ 4） 顯示模塊是讓時鐘信號在實驗箱上的八個數(shù)碼管上顯示，將打鈴響起的時間顯示在數(shù)碼管上，調(diào)分時對應的 LED1 指示燈亮，按 K2 鍵可以在數(shù)碼管上看到分在增加。其他時間自動打鈴系統(tǒng)處于休眠狀態(tài)。 （ 2） 因為自動打鈴系統(tǒng)不是 24 小時都在計時打鈴，在晚上的時候會停止打鈴功能。 其具體實現(xiàn)如下： （ 1） 每隔一個小時打鈴一次，但是不能讓鈴聲一直響，給一個控制打鈴時間的功能，讓打鈴響起 30 秒后停止。利用 IF 語句控制打鈴的時間，在規(guī)定的時間內(nèi)到打設既定的打鈴間隔時間時給出一個 30 秒的高電平脈沖，讓鈴聲連續(xù)響起。打鈴系統(tǒng)設置從早上的 8 點開始計時打鈴，每隔一個小時鈴聲持續(xù)響 30 秒，這樣一直持續(xù)到下午的 17 點。 6 第 2 章 設計整體概述 設計方案 自動打鈴是一種現(xiàn)代提醒工具，有著廣泛的應用。 Quartus 平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。 此外 Quartus II 對第 三方 EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方 EDA 工具。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種DSP 應用系統(tǒng)。 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、FLEX 10K 系列，支持 MAX7000/MAX3000 等乘積項器件，支持 MAX II CPLD 系列、 Cyclone 系列、 Cyclone II、 Stratix II 系列、 Stratix GX 系列等。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完 整 PLD 設計流程。 Quartus II 的簡介 Quartus II 是 Altera 公司繼 Max+plus II 之后開發(fā)的一種針對其公 司生產(chǎn)的系列CPLD/PGFA 器件的綜合性開發(fā)軟件，它的版本不斷升級，從 版到 版， Quartus II 的優(yōu)軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設計環(huán)境，是先進的 EDA 工具軟件。隨著電子設計自動化 (EDA)技術(shù)的發(fā)展 ,利用計算機輔助設計和用高密度可編程邏輯器件實現(xiàn)數(shù)字系統(tǒng)已經(jīng)成為發(fā)展趨勢。最重要的是 FPGA 采用高速 CHMOS 工 藝 ,功耗低 , 5 可以與 CMOS、 TTL 電平兼容。 FPGA 的基本特點 包括：首先它 采用 FPGA 設計 ASIC 電路 ,用戶不需要投片生產(chǎn) ,就能得到合用的芯片。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現(xiàn)的 ,既解決了定制電路的不足 ， 又克服了原有可編程器件門電路數(shù)有限的缺 點。學習者可以用 EDA 工具軟件編輯 VHDL 文件，使用 仿真工具仿真所設計的電路系統(tǒng)，并學會使用綜合語句以及下載工具，最終達到能夠獨立設計硬件電路系統(tǒng)的目的。并且隨著 EDA 技術(shù)和 VHDL 的廣泛應用，各高等院校也紛紛開設了 VHDL 電路設計課程，且要求某些專業(yè)的本科生、研究生必須掌握用 VHDL 進行電路系統(tǒng)設計的方法。 VHDL 是美國電氣和電子工程師協(xié)會制定的標準硬件描述語言（ IEEE 標準 1076），它可用于數(shù)字電路與系統(tǒng)的描述、仿真和自動設計。這種語言的應用至少意味著兩種重大的改變：電路的設計竟然可以通過文字描述的方式完成；電子電路可以當作文件一樣來存儲。對于復雜的數(shù)字系統(tǒng)的設計 ,它有獨特的作用。通過編譯后再按照附錄表查詢對各個引腳進行設定，引腳設定完后再對頂層文件進行編譯，通過編譯后再進行波形仿真，如果時序仿真與功能仿真的波形都正確后再到試驗箱上下載驗證，驗證鈴聲是否在規(guī)定時間內(nèi)響起。調(diào)完時和分的狀態(tài)后再按 K1 鍵一下系統(tǒng)才會處于正常的計時狀態(tài)，系統(tǒng)處于正常計時時 LED LED2 全都不亮。開始時按下按鍵 K1 時，此時指示燈 LED1 變亮，指示燈 LED 提示系統(tǒng)正處于調(diào)分的狀態(tài)，想調(diào)至幾分時直接按 K2 按鍵下 N 就是想要的 N 分。為了高效率的驗證 設計的結(jié)果另外還需要增加一個校時模塊，可以用兩個指示燈的亮、滅的狀態(tài)來區(qū)分兩個按鍵的工作狀態(tài)。 本次畢業(yè)設計是基于 VHDL 的自動打鈴系統(tǒng)，而自動打鈴就是像現(xiàn)在的學校一樣在規(guī)定的時間段鈴聲響起，用以作為每節(jié)課的作休時間。仿真和驗證 的 結(jié) 果表明， 該設計 方法切 實 可行， 該 打鈴系統(tǒng)可以 實現(xiàn)調(diào)時 定 時打鈴 功能，具有一定的 實際應 用性。在論文中， 介 紹 了基于 VHDL語 言自動打鈴系統(tǒng)的思路，整個系統(tǒng)需包含秒計時模塊、分計時模塊、時計時模塊、校時模塊、打鈴模塊。 EDA 技 術(shù) 就是以 計 算機 為 工具， 設計 者在 EDA軟 件平臺上， 對以硬件描述語言 HDL（ Hardware Description language)為系統(tǒng)邏輯描述手段完成的設計文件， 然后由 計 算機自 動 地完成 邏輯編譯 、 化 簡 、分割、 綜 合、 優(yōu) 化、布局、布 線 和仿真，直至 對 于特定目 標 芯片的適配 編譯 、 邏輯 映射和 編 程下 載 等工作。 基于 VHDL 的自動打鈴設計 目錄 摘要 ........................................................... (1) Abstract ....................................................... (2) 緒論 ........................................................... (3) 第 1