【正文】 它根據(jù)條件表達(dá)式的值來(lái)選擇執(zhí)行表達(dá)式，其表達(dá)形式為 。運(yùn)算過(guò)程是將左邊（右邊）的操作數(shù)向左（右）移，所移動(dòng)的位數(shù)由右邊的操作數(shù)來(lái)決定，然后用 0 來(lái)填補(bǔ)移出的空位。、 ~|、 ~^、 ^~ .歸納運(yùn)算符的操作數(shù)只有一個(gè)。 在 Verilog HDL 中，縮位運(yùn)算符包括 amp。 6．歸納運(yùn)算符 歸納運(yùn)算符按位進(jìn)行邏輯運(yùn)算，屬于單目運(yùn)算符。 Verilog HDL 提供了一下五種類型的位運(yùn)算符： 按位取反（ ~）、按位與（ amp。 需要注意的是，若操作數(shù)中存在不定態(tài) x，則邏輯運(yùn)算的結(jié)果也是不定態(tài)。b=0。 aamp。 24 如果是操作數(shù)是由多位的，則當(dāng)操作數(shù)每一位都是 0 時(shí)才是邏輯 0 值，只要有一位 1，這個(gè)操作數(shù)就是邏輯 1 值。 邏輯非為單目運(yùn)算符。amp。 “ ===”和“！ ==”運(yùn)算符常用于 case 表達(dá)式的判別，所以又稱為“ case”等式運(yùn)算符。 “ ==”和“！ =”稱為邏輯等式運(yùn)算符，其結(jié)果有兩個(gè)操作數(shù)的值決定，由于操作數(shù)中某些位可能是不定值 x和高阻態(tài)值 z，所以結(jié)果可能是不定值 x。 這四種運(yùn)算符都是雙目運(yùn)算符，要求有兩個(gè)操作數(shù)。 3. 相等關(guān)系運(yùn)算符 相等關(guān)系運(yùn)算符是對(duì)兩個(gè)操作數(shù)進(jìn)行比較，比較的結(jié)果有三種：真 1，假 0，和不定值（ x）。 在進(jìn)行關(guān)系比較時(shí)，如果成立則結(jié)果為“ 1”，否則返回的結(jié)果為“ 0”。 有符號(hào)數(shù)值一般存儲(chǔ)在整型變量、十進(jìn)制形式的整數(shù)、有符號(hào)的 reg（寄存器）變量及有符號(hào)的線網(wǎng)中。 23 在賦值語(yǔ)句中，算術(shù)操作結(jié)果的長(zhǎng)度由操作左端的目標(biāo)長(zhǎng)度決定。 1．算術(shù)運(yùn)算符 Verilog HDL 中常用的算術(shù)運(yùn)算符主要有 5 種，分別是加法（ +）、減法（ ）、乘法（ *）、除法（ /）、取模（ %），均為雙目運(yùn)算符。 如： parameter length=32,weight=16。 參數(shù)類型的定義格式： parameter 參數(shù)名 1=表達(dá)式 1，參數(shù)名 2=表達(dá)式 2， ……… ，參數(shù)名 n=表達(dá)式 n； 其中，表達(dá)式既可以是常數(shù)，也可以是表達(dá)式。采用參數(shù)定義方法可以提高程序的可讀性和維護(hù)性。 聲明格式： reallist_of_variables 如： real stime。 （ 3）實(shí)型 Verilog HDL 支持實(shí)型常量與變量。 如： time a,b。時(shí)間型數(shù)據(jù)主要用于對(duì)模擬時(shí)間的存儲(chǔ)與計(jì)算處理，常與系統(tǒng)函數(shù) $time 一起使用。 //簡(jiǎn)單的 32 位有符號(hào)整數(shù) integer i[31:0]。除了寄存器數(shù)據(jù)被當(dāng)作無(wú)符號(hào)數(shù)來(lái)處理之外，整數(shù)型據(jù)與 32 位寄存器型數(shù)據(jù)在實(shí)際意義上相同。他們只是純數(shù)學(xué)的抽象描述，不能夠與實(shí)際的硬件電路相映射。//給 mem1 存儲(chǔ)器中的第三個(gè)存儲(chǔ)單元賦值為 0。 如果想對(duì)存儲(chǔ)器中的存儲(chǔ)單元進(jìn)行讀寫(xiě)操作，則必須指定該單元在存儲(chǔ)器中的地址。 //表示一個(gè) n位的寄存器 a reg mem1[n1:0]。一個(gè)由 n 個(gè) 1 位寄存器構(gòu)成的寄存器和一個(gè) n位寄存器的意義是不同的。 //定義了一個(gè)有 256 個(gè) 8 位寄存器的存儲(chǔ)器 mem1 地址范圍是 0 到 255 reg[15:0]mem2[127:0],reg1,reg2。 21 （ 3） name_of_register：變量名稱列表，一次可以定 義多個(gè)名稱，之間用逗號(hào)分開(kāi)。 說(shuō)明： （ 1） range1：表示存儲(chǔ)器中寄存器的位寬，格式為 [msb:lsb]。 存儲(chǔ)器型變量的一般聲明格式： regrangel1name_of_registerrange2。存儲(chǔ)器型變量可以描述 RAM 型、 ROM 型存儲(chǔ)器以及 reg 文件。 //定義了一個(gè) 1 和 0 的驅(qū)動(dòng)強(qiáng)度不同的 1 位連線型變量 c trireg （ large） storeline。 //定義了一個(gè) 32 位的連線型，處于三態(tài)時(shí)為下拉電阻 reg scalared[1:4]b。 //定義了一個(gè) 8 位的三態(tài)總線 tri0 [15:0] busa。 物理數(shù)據(jù)類型聲明舉例： reg [7:0] regb。 2. 寄存器型數(shù)據(jù)類型的聲明 reg 型數(shù)據(jù)類型聲明的一般語(yǔ)法格式： regrangelist_of_register_variables 其中， range 為可選項(xiàng)，它制定了 reg 型變量的位寬，缺省時(shí)為 1 位。 20 4) delay：指定仿真延遲時(shí)間。 3) range：用來(lái)指定數(shù)據(jù)位標(biāo)量或矢量。對(duì)于 trireg 類型，其聲明還有一個(gè) charge_strength（電荷強(qiáng)度）的可選項(xiàng)。連線型數(shù)據(jù)類型聲明的一般語(yǔ)法如下： _declaration drive_strength rangedelaylist_of_variables 其中， drive_strength、 range、 delay 為可選項(xiàng)。 二．連線型和寄存器數(shù)據(jù)類型的聲明 1. 連線型數(shù)據(jù)類型的聲明 缺省的連線型數(shù)據(jù)的默認(rèn)類型為 1 位（標(biāo)量） wire 類型。 reg 型變量一般是無(wú)符號(hào)數(shù)，若將一個(gè)負(fù)數(shù)賦給一個(gè) reg 型變量，則自動(dòng)轉(zhuǎn)換成其二進(jìn)制補(bǔ)碼形式。 //定義一個(gè) 4 位的名為 b 的 reg 型變量 reg[8:1] c,d,e 。 reg 型數(shù)據(jù)變量舉例： reg a。 reg 型數(shù)據(jù)域 wire 型數(shù)據(jù)的區(qū)別在于， reg 型數(shù)據(jù)類型保持最后一次的賦值，而 wire 型數(shù)據(jù)需要有持續(xù)的驅(qū)動(dòng)。 2． 寄存器型 Reg 型變量時(shí)最常見(jiàn)也是最重要的寄存器型數(shù)據(jù)類型，它是數(shù)據(jù)存儲(chǔ)單元的抽象類型，其對(duì)應(yīng)的硬件電路元件具有狀態(tài)保持作用，能夠存儲(chǔ)數(shù)據(jù)，如觸發(fā)器、鎖存器等。一個(gè) trireg 網(wǎng)絡(luò)型數(shù)據(jù)能夠模擬一個(gè)電荷存儲(chǔ)節(jié)點(diǎn)，該節(jié)點(diǎn)的電荷量將隨時(shí)間而逐漸衰減。電荷量強(qiáng)度可以下面的關(guān)鍵字來(lái)控制： samll、 medium； large。當(dāng)三態(tài)寄存器（ trireg）的所有驅(qū)動(dòng)源都處于高阻態(tài)（ z）時(shí)，三態(tài)寄存器線網(wǎng)將保持作用在線網(wǎng)上的最后一個(gè)邏輯值。 2） wor 和 tiror Wor/tiror 0 1 x z 0 0 1 x 0 1 1 1 1 1 x X 1 x x z 0 1 x z 18 表 wor 和 tiror 3) wand 和 triand wand/triand 0 1 x Z 0 0 0 0 0 1 0 1 x 1 x 0 x x X z 0 1 x Z 表 wand 和 triand 4) tri0 和 tri1 tri0（ tri1）的特征是，若無(wú)驅(qū)動(dòng)源驅(qū)動(dòng)，其值為 0（ tri 的值為 1） trio/ tri1 0 1 x Z 0 0 x x 0 1 x 1 x 1 x x x x X z 0 1 x 0/1 表 tri0 和 tri1 5） supply0 和 supply1 supply0 用于對(duì)“地”建模，即低電平 0； supply1 用于對(duì)電源建模，即高電平 supply0 表示 Gnd. Supply1 表示 Vcc。不同之處在于： wire 型變量通常用來(lái)表示單個(gè)門驅(qū)動(dòng)或連續(xù)賦值語(yǔ)句驅(qū)動(dòng)的連線型數(shù)據(jù) tri 型數(shù)據(jù)變量則用來(lái)表示多驅(qū)動(dòng)器驅(qū)動(dòng)的連線型數(shù)據(jù)，主要用于定義三態(tài)的線網(wǎng)。若沒(méi)有驅(qū)動(dòng)源，將保持高阻態(tài) z。 8 種信號(hào)強(qiáng)度表示數(shù)字電路中的驅(qū)動(dòng)源強(qiáng)弱 標(biāo)記符 名稱 類型 強(qiáng)弱程度 supply 電源級(jí)驅(qū)動(dòng) 驅(qū)動(dòng) 最強(qiáng) 最弱 strong 強(qiáng)驅(qū)動(dòng) 驅(qū)動(dòng) pull 上拉級(jí)驅(qū)動(dòng) 驅(qū)動(dòng) large 大容性 存儲(chǔ) weak 弱驅(qū)動(dòng) 驅(qū)動(dòng) medium 中性驅(qū)動(dòng) 存儲(chǔ) small 小容性 存儲(chǔ) highz 高容性 高阻 表 8 種信號(hào)強(qiáng)度表示數(shù)字電路中的驅(qū)動(dòng)源強(qiáng)弱表 連線型數(shù)據(jù)類型 功能說(shuō)明 wire,tri 標(biāo)準(zhǔn)連線（缺省為該類型） wor,trior 多重驅(qū)動(dòng)時(shí)，具有線或特性的連線型 Trireg 具有電荷保持特性的連線型數(shù)據(jù) tri1 上拉電阻 tri0 下拉電阻 sypply0 電源線，用于對(duì)“地”建模，為低電平0 supply1 電源線，用于對(duì)電源線建模，為高電平 17 1 wand， trand 多重驅(qū)動(dòng)時(shí)，具有線與特性的連線型 表 連線型數(shù)據(jù)類型功能說(shuō)明表 連線表示邏輯單元的物理連接，可以對(duì)應(yīng)為電路中的物理信號(hào)連線，這種變量類型不能保持電荷（除 trieg 之外）。 四值邏輯電平是對(duì)信號(hào)的抽象方式。 物理數(shù)據(jù)類型的抽象數(shù)據(jù)程度比較低，與實(shí)際硬件電路的映射關(guān)系比較明顯；而抽象數(shù)據(jù)類型則是進(jìn)行輔助設(shè)計(jì)和驗(yàn)證的數(shù)據(jù)類型。 如 “ hello world”和“ An example for Verilog HDL” 數(shù)據(jù)類型 在 Verilog HDL 中，數(shù)據(jù)類型共有 19 種。 字符串是指用雙引號(hào)括起來(lái)的字符序列，它必須包含在同一行中，不能分行書(shū)寫(xiě)。 2）科學(xué)計(jì)數(shù)法。 例： 5?hx //5位十六進(jìn)制數(shù) x（擴(kuò)展的 x），即 xxxxx 8 ?h 2A //在位寬和字符之間以及進(jìn)制和數(shù)值之間可以 //有空格，但數(shù)字之間不能有空格 1）十進(jìn)制表示法。 9）如果位寬和進(jìn)制都缺省，則代表十進(jìn)制數(shù)。 8） 整數(shù)可以帶正、負(fù)號(hào)，并且正、負(fù)號(hào)應(yīng)寫(xiě)在最左邊。 7） “？”是高阻態(tài) z的另一種表示符號(hào)。但如果輸最左邊一位為 x 或者 z，就相應(yīng)的用 x 或 z左邊補(bǔ)齊。 8’ b1011xxxx //等價(jià)于 8’ hBx 8’ b1001zzzz //等價(jià)于 8’ h9z 5） 若沒(méi)有定義一個(gè)整數(shù)的位寬，其寬度為相應(yīng)值中定義的為數(shù)。 3) 當(dāng)數(shù)字沒(méi)有說(shuō)明位寬時(shí)，默認(rèn)為 32 位。例如16’ b 1011000110001100 和 16’ b 1011_0001_1000_1100 的數(shù)值大小是相同的，只是后一種的表達(dá)方式可讀性更強(qiáng)。 14 數(shù)制 基數(shù)符號(hào) 合法標(biāo)識(shí)符 二進(jìn)制 B 或 b 0、 x、 X、 Z、 z、？、 _ 八進(jìn)制 O 或 o 0~ x、 X、 Z、 z、？、 _ 十進(jìn)制 D 或 d 0~ _ 十六進(jìn)制 H 或 h 0~ a~f、 A~F、 x、 X、 Z、 z、？、 _ 表 二進(jìn)制、八進(jìn)制、十進(jìn)制、十六進(jìn)表 需要注意的是： 1）在較長(zhǎng)的數(shù)之間可以用下劃線來(lái)分開(kāi)，目的是提高可讀性，下劃線本身沒(méi)有意義。也就是說(shuō) ， 0x1z和值） 0X1Z 是等同的。 (5) 數(shù)值 Verilog HDL 有四種基本的邏輯數(shù)值狀態(tài)，用數(shù)字或字符表達(dá)數(shù)字電路中傳送的邏輯狀態(tài)和存儲(chǔ) 信息。 (4) 關(guān)鍵字 Verilog HDL 語(yǔ)言內(nèi)部已經(jīng)使用的詞稱為關(guān)鍵字或保留字，它是 Verilog HDL語(yǔ)言的內(nèi)部專用詞，是事先定義好的確認(rèn)符，用來(lái)組織語(yǔ)言結(jié)構(gòu)的。采用轉(zhuǎn)義字符可以在一條標(biāo)識(shí)符中包含任何可打印的字符。應(yīng)該注意的是，標(biāo)識(shí)符的字符區(qū)分大小寫(xiě)，并且第一個(gè)字符必須是字母或者下劃線。 (3) 標(biāo)識(shí)符和轉(zhuǎn)義字符 在 Verilog HDL 中，標(biāo)識(shí)符（ Identifier）被用來(lái)命令信號(hào)名、模塊名、參數(shù)名等。 Verilog HDL 有兩種注釋方式 1) 單行注釋：?jiǎn)涡凶⑨屢浴?//”開(kāi)始， Verilog HDL 忽略從此處到行尾的內(nèi)容。在編譯過(guò)程中，空白符被忽略。 (1) 空白符 空白符包括空格符（ \b），制表符 (\t)、換行符和換頁(yè)符。 語(yǔ)言的基礎(chǔ)知識(shí)學(xué)習(xí) Verilog HDL 的語(yǔ)言要素 Verilog HDL語(yǔ)法來(lái)源于 C 語(yǔ)言基本的語(yǔ)法，其基本此法約定與 C 語(yǔ)言類似。仿真環(huán)境提供了圖形化的前端程序以及波形編輯和顯示工具。在對(duì)一個(gè)設(shè)計(jì)進(jìn)行仿真時(shí)，每一個(gè)單獨(dú)的元件都要求能被編譯。 對(duì)不同的模塊進(jìn)行分層例化 ,可以描述更復(fù)雜的硬件結(jié)構(gòu)。模塊的詳細(xì)描述中包含模塊的輸入 /輸出接口、模塊內(nèi)部總線和寄存器。它能夠很好地支持各種時(shí)序要求 ,特別是重點(diǎn)強(qiáng)化了對(duì)于硬件電路并行工作的特點(diǎn)的支持。 12 Verilog 語(yǔ)言的特點(diǎn)描述如下 Verilog 語(yǔ)言滿足了數(shù)字系統(tǒng)設(shè)計(jì)和綜合的所有要求。這種語(yǔ)言支 持開(kāi)關(guān)級(jí)的時(shí)序仿真 ,同時(shí)也具有利用抽象算法來(lái)描述硬件的特點(diǎn)。一些新特性 ,如外部文件袋讀寫(xiě)、庫(kù)的管理、設(shè)計(jì)配置的結(jié)構(gòu)、更高層次的抽象描述、結(jié)構(gòu)規(guī)范、遞歸結(jié)構(gòu)及其他一些新特性 ,都添加到這個(gè)版本的 Verilog 中。因?yàn)橐呀?jīng)有了可用的仿真工具、綜合工具、時(shí)序分析工具和許多其他設(shè)計(jì)工具 ,這項(xiàng)標(biāo)準(zhǔn)使 Verilog在電子業(yè)界的接受程度進(jìn)一步提高。 1993 年 ,OVI 始努力推動(dòng) Verilog標(biāo)準(zhǔn)化。由于有美國(guó)國(guó)防部的支持 ,VHDL 被美國(guó)政府采納 ,政府牽頭的項(xiàng)目都用 VHDL 開(kāi)發(fā)。后來(lái) ,Gateway Design Automation公司及其 發(fā)出的一系列基于 Verilog的工具被 Cadence