【正文】 ⑵ spul:此引腳的作用是控制系統(tǒng)選擇測頻或測。當(dāng) sel 分別為“ 000”、“ 001”、“ 010”、“ 011”時 ，由低 8 位到高 8 位讀取標(biāo)準(zhǔn)頻率 34 計(jì)數(shù)值；當(dāng) sel 分別為“ 100”、“ 101”、“ 110”、“ 111”時，由低 8 位到高 8 位讀取被測頻率計(jì)數(shù)值。單片機(jī)引腳分配如下： ⑴ sel2~sel0:單片機(jī)的數(shù)據(jù)總線為 8 位，但是系統(tǒng)的兩個計(jì)數(shù)器的總位數(shù)為 64 位，因此單片機(jī)需要分 8 次將計(jì)數(shù)器的結(jié)果讀入。 圖 時鐘發(fā)生器的波形圖 時鐘發(fā)生器硬件描述語言 VHDL語言描述見附錄 C(5)。每當(dāng)輸入時鐘的上升沿到達(dá)時，計(jì)數(shù)器的值 CNT 便加 1，在計(jì)數(shù)器計(jì)數(shù)值為一半時輸出信號取反，當(dāng)計(jì)數(shù)器計(jì)數(shù)滿時輸出信號再次取反，計(jì)數(shù)器每計(jì)數(shù)滿一次就是用戶所需低頻信號的一個周期。 MUX21 選擇器硬件描述語言 VHDL描述語言見附錄 C(4)。 MUX21 選擇器 MUX21 選擇器芯片的功能是在選擇信號 S 的控制下輸出端 Z 輸出不同的信號。 MUX648 多路選擇器的作用就是將兩個計(jì)數(shù)器的 64 位計(jì)數(shù)值暫時存儲，然后在單片機(jī)發(fā)出的 選擇信號sel2~sel0 的控制下分 8 次將計(jì)數(shù)值讀入。 32 位計(jì)數(shù)器工作波形圖如圖 所示： 圖 32 位計(jì)數(shù)器工作波形圖 32 位計(jì)數(shù)器的邏輯符號如圖 所示： 圖 32 位計(jì)數(shù)器的邏輯符號 32 位計(jì)數(shù)器的硬件描述語言 VHDL語言描述見附錄 C(2)。 CLR 信號為低電平時，計(jì)數(shù)器的值清零。計(jì)數(shù)器是以二進(jìn)制數(shù)據(jù)的形式計(jì)數(shù)，由于標(biāo)準(zhǔn)頻率信號的頻率為 40MHz，為了提高測量精度，因此將計(jì)數(shù)器的位數(shù)設(shè)為 32 位。 31 32 位計(jì)數(shù)器 計(jì)數(shù)器就是指能夠記憶時鐘信號脈沖個數(shù)的時序邏輯電路，它是數(shù)字電路中應(yīng) 用極其廣泛的一種基本邏輯單元，不僅能用于對時鐘脈沖計(jì)數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。當(dāng)復(fù)位信號 RESET 為高電平時，每當(dāng)時鐘輸入CLK 有一個上升沿時，輸出端 Q 便轉(zhuǎn)換為與輸入信號 D 相同的邏輯值，輸出端 Qb 的值始終與 Q 端相反。本設(shè)計(jì)中的 D 觸發(fā)器為帶有異步 30 清零功能的 D 觸發(fā)器。 圖 脈寬控制電路原理圖 脈寬控制電路波形圖如圖 所示，其中 1 引腳始終為高電平，當(dāng) CL 為高電平時，PL 引腳輸出寬度 TCLK 高（正）脈沖寬度的脈沖； CL 為低電平時， PL輸出寬度為 TCLK低（負(fù)）脈沖寬度的脈沖。此脈沖作為計(jì)數(shù)器的計(jì)數(shù)使能信號，控制計(jì)數(shù)的起止。 CLR 為低電平時，輸出 PL 為低電平， CL與 SPUL 聯(lián)合控制實(shí)現(xiàn)其功能。 CL 為單片機(jī)發(fā)出的預(yù)置門控信號， CLR 為單片機(jī)發(fā)出的復(fù)位信號， TCLK 為被測信號的輸入， 1 引腳始終接高電平。 圖 測頻模塊的波形圖 脈寬控制電路 脈寬控制電路原理圖如圖 所示。當(dāng) CLR 和 CL 均為高電平后，在隨后到來的 TCLK 上升沿使 BENA變?yōu)楦唠娖?，?jì)數(shù)器開始計(jì)數(shù)；當(dāng) CL便為低電平后，在隨后到來的 TCLK上升沿使 BENA變?yōu)榈碗娖?，?jì)數(shù)器停止計(jì)數(shù)，同時 START 引腳變?yōu)榈碗娖剑ㄖ獑纹瑱C(jī)計(jì)數(shù)已結(jié)束。 設(shè)標(biāo)準(zhǔn)信號的頻率為 Fs,被測信號的頻率為 Fx，在一次預(yù)置門控時間內(nèi)，對被測信號的計(jì)數(shù)器為 Nx，對標(biāo)準(zhǔn)信號的計(jì)數(shù)值為 Ns，則下式成立： FsFx NxNs?? 28 (41) 兩計(jì)數(shù)器的計(jì)數(shù)周期 總是等于被測信號 TCLK 周期 的整數(shù)倍，這是確保 TCLK 在任何頻率下 測頻結(jié)果 都能 保持恒定精度的關(guān)鍵。門控時間結(jié)束后，單片機(jī)將門控信號 CL 置為低電平，在被測信號的下一個脈沖的上升沿到來時，兩個計(jì)數(shù)器將同時停 止工作。 M U X6 4 8QDC L RB Z HB E N AB C L KC L RB Z Q [ 3 1 . . 0 ]T FE N AT C L KC L RT Z Q [ 3 1 . . 0 ]B C L KC LT C L KC L Rs e l 2 ~ s e l 0E N AS T A R Td a t a 7 ~ d a t a 033 23 28 圖 等精度測頻原理圖 當(dāng)系統(tǒng)開始測量被測信號的頻率時，首先由單片機(jī)將 CLR 端置為高電平，完成測試電路的初始化。測頻 /測周期電路是由兩個 32 位計(jì)數(shù)器、一個 D 觸發(fā)器和一片 MUX648 選擇器組成。 測頻與自校選擇電路波形圖如圖 所示。標(biāo)準(zhǔn)頻率取自 FPGA 的外部晶振。 As 為自校與測頻選擇，接單片機(jī)的 引腳， FX 接標(biāo)準(zhǔn)頻率輸入， FS 接被測頻率輸入。測量電路原理圖如圖 所示，測量電路波形圖如圖 所示。同時 START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C(jī)計(jì)數(shù)結(jié)束。 CLR 為低電平時，計(jì)數(shù)器使能端 BENA 為低電平，測頻 /測周期電路不工作，系統(tǒng)清零。其中管腳 Spul 為脈寬和測頻 /測周期的選擇輸入信號，由單片機(jī)根據(jù)需要發(fā)出。其中測頻與自校選擇模塊是在系統(tǒng)自檢時，將標(biāo)準(zhǔn)頻率作為被測頻率信號送給系統(tǒng)， 而在系統(tǒng)正常測量時，將被測信號送給系統(tǒng)。表 41 是七段數(shù)碼管可以顯示的字符。 由于 74LS164 芯片輸出低電平時具有 8mA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。每一個時鐘信號的上升沿加到CLK 端時，移位寄存器移一位， 8 個時鐘脈沖過后， 8位二進(jìn)制數(shù) 全部移入 74LS164 中。八片首尾相連的 74LS164作為 LED 數(shù)碼管的靜態(tài)顯示鎖存器，芯片 74LS164 為 TTL 單向 8 位移位寄存器，可實(shí)現(xiàn)串行輸入，并行輸出。 在本設(shè)計(jì)中所采用的是共陰極 接法的 LED 數(shù)碼顯示器，其引腳排列如圖 所示： 圖 LED 數(shù)碼顯示管示意圖 22 顯示模塊 LED 數(shù)碼管顯示電路采用八片首尾相連的 74LS164 鎖存器和 8 個 LED 數(shù)碼管顯示測試結(jié)果。每個發(fā)光二極管的陽極通過電阻與輸入端相連。 （ 2）共陰極接法。把發(fā)光二極管的陽極連在一起構(gòu)成公共陽極，使用時公共陽極接+5V，每個發(fā)光二極管的陰極通過電阻與輸入端相連。它使用了 8個 LED 發(fā)光二極管，其中 7 個用于顯示字符， 1 個用于顯示小數(shù)點(diǎn)。在單片機(jī)系統(tǒng)中應(yīng)用非常普遍。 kkkkkkky5kyky4ky3ky2k2ky1k1ky0k0P1鍵盤譯碼電路VCCINT0 圖 鍵盤接口電 路 21 顯示電路 LED 顯示模塊 發(fā)光二極管 LED 是一種通電后能發(fā)光的半導(dǎo)體器件，其導(dǎo)電性質(zhì)與普通二極管類似。由于單片機(jī)讀取鍵值的操作是通過外部中斷引起的，這樣在沒有鍵按下時， CPU就不會執(zhí)行掃描程序，提高了CPU工作的效率。沒有按鍵按下時，鍵盤譯碼電路的 ky 為高電平；當(dāng)有按鍵按下時，鍵盤掃描譯碼電路在確定不是干擾后， ky 引腳變?yōu)榈碗娖剑騿纹瑱C(jī)發(fā)出中斷請求讀取鍵值，當(dāng)按鍵撤銷后，ky 恢復(fù)高電平。 鍵盤控制命令由鍵盤掃描譯碼電路讀入，當(dāng)有按鍵按下 時向單片機(jī)發(fā)出中斷請求讀取鍵值。等精度測頻框圖如圖 所示。鍵盤控制命令直連單片機(jī)，快速的實(shí)現(xiàn)測頻、 測周期、 測脈寬、測占空比及復(fù)位等功能的控制。 19 第四章 硬件電路設(shè)計(jì) 系統(tǒng)組成 本設(shè)計(jì)的核心部件為 AT89C51 單片機(jī)和現(xiàn)場可編程芯片 FPGA，所有 信號包括標(biāo) 準(zhǔn)頻率信號，被測信號，自校信號均可在 AT89C51 單片機(jī)的控制下送到 FPGA 芯片中，單片機(jī)將每次測試結(jié)果讀入內(nèi)存 RAM 中，經(jīng)運(yùn)算處理后，由 RXD 口以 BCD 碼的形式送入數(shù)碼 管顯示電路顯示。 18 ⑵ VHDL語言的描述會與實(shí)際硬件電路的工作方式不符。 盡管 VHDL 語言作為 IEEE 的工業(yè)標(biāo)準(zhǔn)具有許多其它硬件 描述語言所不具有的主要優(yōu)勢，同時他也存在著一些不足之處。 VHDL 語言的語法規(guī)范、標(biāo)準(zhǔn)，可讀性強(qiáng)。 ⑸ 易于 ASIC 移植。 VHDL 語言的移植能力就是指同一個設(shè)計(jì)的 VHDL 語言描述可以從一個模擬工具移植到另一個模擬工具、從一個綜合工具移植到另一個綜合工具或者從一個工作平臺移植到另一個工作平臺。 ⑵ 獨(dú)立于器 件的設(shè)計(jì)。 VHDL 語言具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡明明確的程序來描述復(fù)雜的邏輯控制。 VHDL 語言是 IEEE 標(biāo)準(zhǔn)化的硬件描述語言，并且已經(jīng)成為系統(tǒng)描述的國際公認(rèn)標(biāo)準(zhǔn)。 17 VHDL 語言簡介 美國國防部在 20 世紀(jì) 70 年代末和 80 年代初提出了 VHSIC(Very High Speed Integrated Circuit)計(jì)劃， VHSIC 計(jì)劃的目標(biāo)是為下一代集成電路的生產(chǎn)、實(shí)現(xiàn)階段性的工藝極限以及完成 10 萬門級以上的設(shè)計(jì)建立一項(xiàng)新的描述方法。Vision2 for WindowsTM：是一個集成開發(fā)環(huán)境，它將項(xiàng)目管理、源代碼編輯和程序調(diào)試等組合在一個功能強(qiáng)大的環(huán)境中； ? C51國際標(biāo)準(zhǔn)化 C交叉編譯器：從 C源代碼產(chǎn)生可重定位的目標(biāo)模塊； ? A51宏匯編器：從 80C51匯編源代碼產(chǎn)生可重定位的目標(biāo)模塊； ? BL51連接 /定位器：組合由 C51和 A51產(chǎn)生的可重定位的目標(biāo)模塊，生成絕對目標(biāo)模塊； ? LIB51庫管理器：從目標(biāo)模塊生成鏈接器可以使用的庫文件； ? OH51目標(biāo)文件 至 HEX格式的轉(zhuǎn)換器：從絕對目標(biāo)模塊生成 Intel HEX文件； ? RTX－ 51實(shí)時操作系統(tǒng)：簡化了復(fù)雜的實(shí)時應(yīng)用軟件項(xiàng)目的設(shè)計(jì)。尤其 C編譯工具在產(chǎn)生代碼的準(zhǔn)確性和效率方面達(dá)到了較高的水平，而且可以附加靈活的控 制選項(xiàng)，在開發(fā)大型項(xiàng)目時非常理想。 C51與 ASM51相比，有如下 優(yōu) 點(diǎn)： 1. 對單 片機(jī)的指令系 統(tǒng) 不要求了解， 僅 要求 對 8051 的存 貯 器 結(jié)構(gòu) 有初步了解； 2. 寄存器分配、不同存 貯 器的 尋 址及 數(shù) 據(jù) 類 型等 細(xì)節(jié) 可由 編譯 器管理； 3. 程序有 規(guī) 范的 結(jié)構(gòu) ，可分成不同的函 數(shù) ， 這種 方式可使程序 結(jié)構(gòu) 化； 4. 具有 將 可 變 的 選擇與 特殊操作 組 合在一起的能力，改善了程序的可 讀 性； 5. 提供的 庫 包含 許 多 標(biāo) 準(zhǔn)子程序，具有 較 強(qiáng)的 數(shù) 據(jù) 處 理能力； 6. 由于具有方便的模 塊 化 編 程技 術(shù) ，使已 編 好程序可容易地移植 ； Keil C51 181。 16 C語 言程序本身不依 賴 于機(jī)器硬件系 統(tǒng) ，基本上不作修改就可 將 程序 從 不同的 單 片機(jī)中移植 過來 。而 針對 8051的 C語 言日 趨 成熟，成 為 了 專業(yè) 化的 實(shí) 用高 級語 言 。目前，使用 C語 言 進(jìn) 行程序 設(shè)計(jì) 已 經(jīng) 成 為軟 件 開發(fā) 的一 個 主流。 MAX+plusⅡ支持多種 HDL 的設(shè)計(jì)輸入，包括標(biāo)準(zhǔn)的 VHDL、VerilogHDL 以及 Altera 公司自己開發(fā)的硬件描述語言 AHDL。 ⑸ 模塊化工具。 ⑷ 完全集成化。 MAX+plusⅡ支持 Altera 公司的多種 可編程邏輯 器件，提供了 工 業(yè)界真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。當(dāng)前 MAX+plusⅡ軟件提供與多種第三方 EDA 工具的接口。 ⑴ 開放式的界面。它具有的強(qiáng)大功能能夠極大地減輕設(shè)計(jì)者的負(fù)擔(dān)，是設(shè)計(jì)者可以快速的完成所需的設(shè)計(jì)。 15 MAX+PLUSII 概述 MAX+plusⅡ的全稱是 Multiple Array Matrix and Programmable Logic User SystemⅡ（多陣列矩陣既可編程邏輯用戶系統(tǒng)Ⅱ）。 ⑻ 具有良好的軟件設(shè)計(jì)支持和布局布線的能力。 ⑹ 具有快速建立時間和時鐘到輸出的外部寄存器。 ⑷ 靈活的內(nèi)部連接 快速通道連續(xù)式布線結(jié)構(gòu)帶來快速可預(yù)測的連線延時；具有可以用來實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比 較器的專用位鏈；具有實(shí)現(xiàn)告訴 、多輸入邏輯函數(shù)專用級連鏈；模仿三態(tài)功能可以是內(nèi)部三態(tài)總線； 6 個全局時鐘信號和 4 個全局清除信號。 ⑵ 高密度 具有 10000 到 250000 個可用門，高達(dá) 40960 位內(nèi)部 RAM。 FLEX10K 還具有多個低失真時鐘，以及時鐘鎖定和時鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線等特性。每個 FLEX10K 14 器件都包含一個嵌入式陣列，它為設(shè)計(jì)者提供了有效的嵌入式門陣列和靈活的可編程邏輯。 本測頻系統(tǒng)選用 FPGA 器件是 Alter 公司所生產(chǎn)的 FLEX10KEPF1020RC(2084)。再加上其低廉的價(jià)格，使得 10K 系列芯片受到越來越多用戶的歡迎。 FLEX(Flexibl Logic Element Matrix)10K 系列芯片是 ALTERA 公司新近推出的 PLD產(chǎn)品。基于 SRAM 的 FPGA 器件在工作前需要