【正文】 參考文獻(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 32 頁 參考文獻(xiàn) [1] 夏宇聞 .復(fù)雜電路與系統(tǒng)的 Verilog HDL 設(shè)計技術(shù) .北京航天大學(xué)出版社 [2] 夏宇聞譯 .verilog HDL 數(shù)字設(shè)計與綜合 （第二版） .Ｓ mair Palnitkar [3] 杜慧敏 趙全良 .基于 Verilog 的 FPGA 設(shè)計基礎(chǔ) .西安電子科技大學(xué)出版社 [4] 張明編 .Verilog HDL 實(shí)用教程 .電子科技大學(xué)出版社 [5] 田耘 徐文波 .Xilinx FPGA 開發(fā)使用教程 .清華大學(xué)出版社 [6] 徐志軍．大規(guī)模可編程邏輯器件及其應(yīng)用 .電子科技大學(xué)出版社 .20xx． 234— 245 [7] 潘松 .黃繼業(yè)． EDA技術(shù)與 .20xx． 389394 [8] 黃正瑾． CPLD系統(tǒng)技術(shù)入門與應(yīng)用 .電子工業(yè)出版社 .20xx [9] 黃志偉 .FPGA系統(tǒng)設(shè)計與實(shí)驗(yàn)．電子工業(yè)出版社 .20xx [10]Ouartus II User Manual． Altera Corporation． 20xx [11]何元清．電子產(chǎn)品設(shè)計 .北京大學(xué)出版社 .20xx． 268— 278 [12]童詩白 .華成英．模擬電子技術(shù)基礎(chǔ) (第三版 )．高等教育出版社， 20xx [13]鄧延安．基于 FPGA的數(shù)字 化調(diào)頻 DDS系統(tǒng)設(shè)計： 碩士學(xué)位論文 .合肥工業(yè)大學(xué)微 電子學(xué)與固體電子學(xué)專業(yè) .20xx [14]Samuel Micheal Palermo． A MultiBand PhaseLocked Loop Frequency [15]郭立浩．基于 FPGA的直接數(shù)字頻率合成器的研究與應(yīng)用 .碩士學(xué)位論文 .西北工業(yè) 大學(xué)電路與系統(tǒng)專業(yè) .20xx [16]胡力．基于 DDS的掃頻信號源設(shè)計與實(shí)現(xiàn)． 碩士學(xué)位論文 .南京理工大學(xué)機(jī)械電子 工程專業(yè) .20xx 致謝 ___________________________________________________________________________________________ 共 30 頁 第 33 頁 致謝 本次設(shè)計的工作是在我 的老師 張阿寧 、曾澤倉等 老師的悉心指導(dǎo)下完成的，老師 嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和科學(xué)的工作方法 都 給了我極大的影響和幫助，他 們 博學(xué)多識 ， 給予我 大量的指導(dǎo)，正是在老 師 們 的諄諄教導(dǎo)下，我不斷克服來自于方方面面的困難， 最終較為順利的完成了本次課題的設(shè)計工作 ，在此向我的指導(dǎo)老師致以深沉的敬意和誠摯的謝意 ！ 在此 次也十分感謝杜慧敏老師 對我的幫助，在她的課堂上，我學(xué)習(xí)到的不僅僅是專業(yè)知識，更是深刻理解了集成電路設(shè)計的思想方法在設(shè)計中的重要性，她結(jié)合自己的科研經(jīng)歷真正使我感受到了理論與工程實(shí)踐的完美結(jié)合 。本次設(shè)計完成了軟件仿真和硬件實(shí)現(xiàn)，對設(shè)計原理和設(shè)計結(jié)果進(jìn)行了一定的理論分析，在一定的頻率范圍內(nèi)設(shè)計結(jié)果與理論值基本符號，達(dá)到了設(shè)計指標(biāo)的要求?，F(xiàn)在，我們可以開發(fā)出輸出頻率高達(dá) 1G的 DDS系統(tǒng)，已能滿足絕大多數(shù)頻率 源的要求，集成 DDS產(chǎn)品的信噪比也可達(dá)到 75dB以上，已達(dá)到鎖相頻率合成的一般水平。 給出 前期仿真、測試、綜合及資源分析報告。重點(diǎn)介紹 DDS技術(shù)在 FPGA中的實(shí)現(xiàn)方法 。 第二、 介紹了利用可編程器件實(shí)現(xiàn) DDS的技術(shù)關(guān)鍵，包括 DDS的基本理論，系統(tǒng)性能等以及 FPGA的 基礎(chǔ)知識如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等。本文在前人的基礎(chǔ)上，對直接數(shù)字頻率合成技術(shù)進(jìn)行比較深入 的研究，并在理論研究的基礎(chǔ)上進(jìn)行了基于 FPGA的 DDS信號源的設(shè)計和實(shí)現(xiàn)。Two 40pin Expansion Headers with diode protection 頂層 設(shè)計描述 1. 頂層模塊圖 D D S _ T O PR E S E T _ NE NC L O C KC T R L _ D D S [ 3 : 0 ]F R E Q U E N S _D D SS K E W _ D D SP H A S E _ D D SA M P L I T U D E_ D D SD D S _ S i g n a l _ G e n e[ 8 : 0 ]D D S _ O U T 圖表 2： DDS頂層模塊圖 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 21 頁 2. 頂層模塊端口定義 表格 1：頂層模塊端口定義 引腳名稱 類型 編號 功能描述 CLOCK Input PIN_1 系統(tǒng)時鐘（ 50MHz） RESET_N Input PIN_2 全局復(fù)位 低電平復(fù)位 EN Input PIN_3 增量使能端 控制 信號參數(shù)的增減 FREQUENS_DDS Input PIN_4 頻率控制字 SKEW_DDS Input PIN_5 縱向偏移控制字 PHASE_DDS Input PIN_6 相位控制字 AMPLITUDE_DDS Input PIN_7 幅度控制字 DDS_OUT Output PIN_8 信號輸出端 3. 頂層模塊時序圖 圖表 3：頂層模塊時序圖 詳細(xì)設(shè)計描述 1. 時鐘控制模塊 C L K _ I NR E S E TE NC L K _ K E YC L K _ O U TC L K _ D I V 圖表 4：時鐘控制模塊 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 22 頁 表格 2：時鐘控制模塊端口定義 引腳名稱 類型 編號 功能描述 CLK_IN Input PIN_1 時鐘（ 50MHz） RESET Input PIN_2 復(fù)位 低電平復(fù)位 EN Input PIN_3 增量使能端 控制 參數(shù)的增減 CLK_KEY Input PIN_4 頻率控制字 CLK_OUT Output PIN_5 分頻后頻率輸出 2. 相位控制模塊 P h a s eR E S E TE NC L K _ K E YP H A S E _ I NP H A S E _ O U T[ 8 : 0 ][ 8 : 0 ] 圖表 5：相位控制模塊 表格 3：相位控制模塊端口定義 引腳名稱 類型 編號 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 相位控制字 PHASE_IN Input PIN_4 信號數(shù)據(jù)輸入端 PHASE Output PIN_5 移相后數(shù)據(jù)輸出 3. 偏移控制 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 23 頁 S k e w _ YR E S E TE NC L K _ K E YI N _ AO U T[ 8 : 0 ][ 8 : 0 ] 圖表 6：偏移控制模塊 表格 4：偏移控制模塊 端口定義 引腳名稱 類型 編號 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號數(shù)據(jù)輸入端 OUT Output PIN_5 偏移后數(shù)據(jù)輸出 4. 波幅控制 A m p l i t u d e[ 1 1 : 0 ][ 8 : 0 ]R E S E TE NC L K _ K E YI NO U T 圖表 7：波幅控制模塊 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 24 頁 表格 5：波幅控制模塊端口定義 引腳名稱 類型 編號 功能描述 RESET Input PIN_1 復(fù)位 低電平復(fù)位 EN Input PIN_2 增量使能端 控制參數(shù)的增減 CLK_KEY Input PIN_3 偏移控制字 IN_A Input PIN_4 信號數(shù)據(jù)輸入端 OUT Output PIN_5 波幅變化后數(shù)據(jù)輸出 5. 波形 ROM 定制 圖表 8：正弦波形 ROM 定制 6. 波形數(shù)據(jù)產(chǎn)生模塊 D D S _ D A T A[ 8 : 0 ][ 3 : 0 ]C L KR E S E TC T R L _ D D SD D S _ D A T A 圖表 9：波形數(shù)據(jù)產(chǎn)生模塊 表格 6：波形數(shù)據(jù)產(chǎn)生模塊端口定義 引腳名稱 類型 編號 功能描述 CLK Input PIN_1 波形產(chǎn)生時鐘控制輸入端 RESET Input PIN_2 復(fù)位 低電 平復(fù)位 CTRL_DDS Input PIN_3 波形輸出類型控制端口 DDS_DATA Output PIN_4 波形數(shù)據(jù)輸出端口 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 25 頁 7. 詳細(xì)設(shè)計總體原理框圖 CTRLC T R L _ D D SR E S E TC L KC L K _ D I VD D S _D A T AE NF R E Q U E N S _D D SS K E W _D D SP H A S E _D D SA M P L I T UD E _ D D SMUXP h a s eS k e w _ YA m p l i t u d eDATAREGD / AD A T A _ O U T 圖表 10：詳細(xì)設(shè)計總體原理框圖 第四章 DDS設(shè)計的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 26 頁 第四章 DDS 設(shè)計的驗(yàn)證與實(shí)現(xiàn) DDS 設(shè)計的仿真 圖表 11： DDS方波產(chǎn)生仿真波形 圖表 12： DDS正弦波產(chǎn)生仿真波形 第四章 DDS設(shè)計的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 27 頁 圖表 13： DDS鋸齒波產(chǎn)生仿真波形 圖表 14： DDS三角波產(chǎn)生仿真波形 第四章 DDS設(shè)計的驗(yàn)證與實(shí)現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 28 頁 DDS 設(shè)計的綜合 圖表 15： DDS系統(tǒng)綜合電路網(wǎng)表 DDS 設(shè)計結(jié)果分析報告 圖表 16： DDS綜合分析報告 DDS 邏輯分 析儀（ Signal Tap II）測試結(jié)果