【正文】 end endcase /****************。 i = 239。 end 3: begin isWrite = 139。 i = i + 139。 2: begin isWrite = 139。 1: if( !Full_Sig ) i = i + 139。 end else isRX = 139。 i = i + 139。 end else case( i ) 0: if( RX_Done_Sig ) begin isRX = 139。 isRX = 139。 isWrite = 139。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 239。 reg isWrite。 南昌航空大學學士學位論文 40 /*********************************************************/ Endmodule 串口接收模塊頂層控制模塊 module rx_top_control_module ( input CLK, input RSTn, input RX_Done_Sig, input [7:0]RX_Data, output RX_En_Sig, input Full_Sig, output Write_Req_Sig, output [7:0]FIFO_Write_Data )。 assign RX_Data = rData。b0。b0。 end 439。 isCount = 139。 isDone = 139。d12 : begin i = i + 139。b1。 end 439。d10 : if( BPS_CLK ) begin i = i + 139。 rData[ i 2 ] = RX_Pin_In。d9 : if( BPS_CLK ) begin i = i + 139。d7, 439。d5, 439。d3, 439。 end 439。d1 : if( BPS_CLK ) begin i = i + 139。b1。b1。 end else if( RX_En_Sig ) case ( i ) 439。 isDone = 139。 isCount = 139。 rData = 839。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 439。 reg isCount。 /********************************************************/ reg [3:0]i。 output [7:0]RX_Data。 input BPS_CLK。 input RX_En_Sig。 input RSTn。 /*********************************/ Endmodule 串口接收控制模塊 module rx_control_module ( CLK, RSTn, H2L_Sig, RX_Pin_In, BPS_CLK, RX_En_Sig, Count_Sig, RX_Data, RX_Done_Sig )。b1 : 139。 /********************************/ assign BPS_CLK = ( Count_BPS == 1239。 else Count_BPS = 1239。 else if( Count_Sig ) Count_BPS = Count_BPS + 139。d2082 ) Count_BPS = 1239。d0。 /***************************/ reg [11:0]Count_BPS。 input Count_Sig。 input CLK。 !H2L_F1。 H2L_F2 = H2L_F1。b1。b1。 reg H2L_F2。 output H2L_Sig。 input RSTn。 /******************************/ Endmodule 串口接收檢測模塊 module detect_module ( CLK, RSTn, RX_Pin_In, H2L_Sig )。 inter_control_module U2 ( .CLK( CLK ), .RSTn( RSTn ), .Empty_Sig( Empty_Sig ), // input from U1 .FIFO_Read_Data( FIFO_Read_Data ), // input from U1 .Read_Req_Sig( Read_Req_Sig ), // output to U1 .FIFO_Write_Data( FIFO_Write_Data )// output )。 /******************************/ 南昌航空大學學士學位論文 37 wire Read_Req_Sig。 wire Empty_Sig。 Endmodule 串口接收模塊例化模塊 module rx_tx_interface ( input CLK, input RSTn, input RX_Pin_In, output [15:0] write_data, input isdone )。 displ_led u5( .clk(CLK), .rst(RSTn), .row_data(row_data), .data(data), .rclk(rclk), .sclk(sclk), .ser(ser), .AB(AB), .s_clk(s_clk), .isdone(isdone) )。 wire [15:0] row_data。 wire [31:0] data。 wire [4:0] Key_Out。 rx_tx_interface u0 ( .CLK(CLK), .RSTn(RSTn), .RX_Pin_In(RX_Pin_In), .write_data(rdata[31:16]), .isdone(isdone) )。 wire isdone。有了這些，我們才能夠高效率的完成本次設計。 感謝信息工程學院的各位老師，正是因為他們一絲不茍、任勞任怨的教學態(tài)度，對學生的嚴格要求，我們才能具有扎實的基本功來進行本次畢業(yè)設計。在設計過程中，鄒老師給予我寶 貴的建議，幫助對本設計的原理， PCB 走線方面以及電路的調(diào)試方法的認真指導，保證了本設計的設計及制作過程順利完成。逝者安息，生者奮進，徐老師的教誨學生銘記在心。但是，無情的病魔將我們和藹可親的徐老師帶到了另一個世界。 首先感謝離去的徐精華老師。沈樹群 ,張艷 ,吳京松譯 .基于 Verilog 語言的實用 FPGA 設計[M] 科學出版社 ,20xx [4].劉永軍 .單片機控制 LED 點陣顯示原理及 Proteus 仿真 [J].北京 :電腦知識與技 術(shù) , [5].徐志軍，徐光輝 .CPLD/FPGA 的開發(fā)與應用 [M].北京 :電子工業(yè)出版社， 20xx. [6].潘松、黃繼業(yè)編 .EDA 技術(shù)實用教程 [M].北京 :科學出版社 ,20xx 年版。這使我們具備了一定的將理論轉(zhuǎn)化為實際的能力，對以后走向社會工作崗位是大有裨益的。 經(jīng)過近四個月的努力，從方案的設計之初查閱各種文獻資料，繪制原理圖，繪制PCB 板圖，焊接電路板，對電路板進 行檢查，硬件電路的調(diào)試，到最后的整體軟硬件調(diào)試的成功，失敗教訓與成功的喜悅，一個問題幾天的冥思苦想與解決問題后的釋懷，這些經(jīng)歷在很大程度上提高了我們綜合分析問題、解決問題的能力。 本次設計采用 FPGA 作為控制核心，雖然在實現(xiàn)功能上是可以通過單片機來實現(xiàn)，但是面對將來復雜的應用時，單片機不僅 I/O數(shù)量上少，而且處理速度上遠不如 FPGA。成功激勵著我 們不斷前進，而失敗使我們獲得寶貴的經(jīng)驗，這些經(jīng)驗不經(jīng)過實踐是無法得到的。畢業(yè)設計的實踐性很強，通過畢業(yè)設計，使得我們對專業(yè)課程的理論認識上升到實踐階段，提高了我們的動手能力與綜合所學知識并應用到實踐的能力。 圖 51 實物硬件圖 南昌航空大學學士學位論文 29 總結(jié)與體會 這次畢業(yè)設計從原理圖設計， PCB 板圖的設計，總體電路的完成，到最后的軟件硬件的聯(lián)調(diào)。 軟硬件調(diào)試均成功，基本完成本次設計課題。 第八步：組合所有程序下載到 FPGA 中，運行程序后。發(fā)現(xiàn)計數(shù)值錯誤，修改后能正常顯示且無閃爍。上、下、左、右鍵分別控制向上、下、左、右移動，說明移位程南昌航空大學學士學位論文 28 序正確。 第五步：將按鍵控制點陣顯示方式的程序下載到 FPGA 中，運行程序。 第四步 : 將按鍵控制 led 燈點亮的程序下載到 FPGA 中，運行程序。 通過串口小助手發(fā)送數(shù)據(jù)，在一位數(shù)碼管上顯示數(shù)據(jù)，說明串口接收模塊正常工作。通過翻閱資料比較單片機與 FPGA 的不同之處，則考慮到 I/O 口類型不同，高低電壓值存在差別，于是在 74HC164 的數(shù) 據(jù)輸入端與地之間接上一個 104 電容后，正常顯示“好”字。發(fā)現(xiàn)顯示微弱，而且是亂碼，使用示波器分別測量 74HC164 和 74HC595的時鐘端，發(fā)現(xiàn)波形與理想波形產(chǎn)生偏差，重新計算后修改程序再測量時得到正確波形，但是仍然不顯示。結(jié)果沒有芯片發(fā)燙或燒壞，說明電路供電正常。將萬用表調(diào)至蜂鳴檔，對照點陣的原理圖紅筆連正極，黑筆接負極，觀察是否有相應坐標的 LED 點亮。若短路，應仔細檢查線路，并作相應改動。通過細致的檢查，發(fā)現(xiàn)有些過孔和元件引腳有虛焊的現(xiàn)象，用烙鐵重新焊接，再用萬用表的蜂鳴檔從連通的起始端每個觸點逐個檢查，確保線路連通，發(fā)現(xiàn)問題則相應地進行解決。對照硬件電路原理圖， PCB 板圖，用萬用表的蜂鳴檔檢查每條線路是否都導通。 編程思路： 計數(shù)器計滿 19,999(1ms),位選通信號 scan循環(huán)移位一次 ,寄存器 rsmg保存 data的后四位數(shù)據(jù)，具體參照表 42所示，同時根據(jù) rsmg的值譯碼送顯數(shù)碼管。 其中， data為顯示的 6位數(shù)值（每四位二進制表示一位 BCD碼）； smg_data驅(qū)動數(shù)碼管點亮； scan為數(shù)碼管位選通信號。 數(shù)碼管顯示模塊 此模塊用于在數(shù)碼管上顯示六位十六進制數(shù)。同時根據(jù)前四位為零時進行的是讀操作，所以置 start為 2’ b01。 Control模塊主要實現(xiàn)對位命令的功能化，具體命令分配如表 41所示。 control模塊端口實例化程序： module control( input CLK, input RSTn, input [7:0] cmd, output done_sig, input [7:0] wrtime, output [7:0] rdtime, output [1:0] start, input done, output [7:0] addr, input [7:0] read_data, output [7:0] write_data )。 其中，兩位的 start為讀寫選擇信號，當 start[1]為‘ 1’的時候進行寫操作，當start[0]為‘ 1’的時候進