【正文】 end endcase /*************************。 i = 239。 end 3: begin isWrite = 139。 i = i + 139。 2: begin isWrite = 139。 1: if( !Full_Sig ) i = i + 139。 end else isRX = 139。 i = i + 139。 end else case( i ) 0: if( RX_Done_Sig ) begin isRX = 139。 isRX = 139。 isWrite = 139。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 239。 reg isWrite。 南昌航空大學(xué)學(xué)士學(xué)位論文 40 /*********************************************************/ Endmodule 串口接收模塊頂層控制模塊 module rx_top_control_module ( input CLK, input RSTn, input RX_Done_Sig, input [7:0]RX_Data, output RX_En_Sig, input Full_Sig, output Write_Req_Sig, output [7:0]FIFO_Write_Data )。 assign RX_Data = rData。b0。b0。 end 439。 isCount = 139。 isDone = 139。d12 : begin i = i + 139。b1。 end 439。d10 : if( BPS_CLK ) begin i = i + 139。 rData[ i 2 ] = RX_Pin_In。d9 : if( BPS_CLK ) begin i = i + 139。d7, 439。d5, 439。d3, 439。 end 439。d1 : if( BPS_CLK ) begin i = i + 139。b1。b1。 end else if( RX_En_Sig ) case ( i ) 439。 isDone = 139。 isCount = 139。 rData = 839。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 439。 reg isCount。 /********************************************************/ reg [3:0]i。 output [7:0]RX_Data。 input BPS_CLK。 input RX_En_Sig。 input RSTn。 /*********************************/ Endmodule 串口接收控制模塊 module rx_control_module ( CLK, RSTn, H2L_Sig, RX_Pin_In, BPS_CLK, RX_En_Sig, Count_Sig, RX_Data, RX_Done_Sig )。b1 : 139。 /********************************/ assign BPS_CLK = ( Count_BPS == 1239。 else Count_BPS = 1239。 else if( Count_Sig ) Count_BPS = Count_BPS + 139。d2082 ) Count_BPS = 1239。d0。 /***************************/ reg [11:0]Count_BPS。 input Count_Sig。 input CLK。 !H2L_F1。 H2L_F2 = H2L_F1。b1。b1。 reg H2L_F2。 output H2L_Sig。 input RSTn。 /******************************/ Endmodule 串口接收檢測(cè)模塊 module detect_module ( CLK, RSTn, RX_Pin_In, H2L_Sig )。 inter_control_module U2 ( .CLK( CLK ), .RSTn( RSTn ), .Empty_Sig( Empty_Sig ), // input from U1 .FIFO_Read_Data( FIFO_Read_Data ), // input from U1 .Read_Req_Sig( Read_Req_Sig ), // output to U1 .FIFO_Write_Data( FIFO_Write_Data )// output )。 /******************************/ 南昌航空大學(xué)學(xué)士學(xué)位論文 37 wire Read_Req_Sig。 wire Empty_Sig。 Endmodule 串口接收模塊例化模塊 module rx_tx_interface ( input CLK, input RSTn, input RX_Pin_In, output [15:0] write_data, input isdone )。 displ_led u5( .clk(CLK), .rst(RSTn), .row_data(row_data), .data(data), .rclk(rclk), .sclk(sclk), .ser(ser), .AB(AB), .s_clk(s_clk), .isdone(isdone) )。 wire [15:0] row_data。 wire [31:0] data。 wire [4:0] Key_Out。 rx_tx_interface u0 ( .CLK(CLK), .RSTn(RSTn), .RX_Pin_In(RX_Pin_In), .write_data(rdata[31:16]), .isdone(isdone) )。 wire isdone。有了這些，我們才能夠高效率的完成本次設(shè)計(jì)。 感謝信息工程學(xué)院的各位老師，正是因?yàn)樗麄円唤z不茍、任勞任怨的教學(xué)態(tài)度，對(duì)學(xué)生的嚴(yán)格要求，我們才能具有扎實(shí)的基本功來(lái)進(jìn)行本次畢業(yè)設(shè)計(jì)。在設(shè)計(jì)過程中，鄒老師給予我寶 貴的建議，幫助對(duì)本設(shè)計(jì)的原理， PCB 走線方面以及電路的調(diào)試方法的認(rèn)真指導(dǎo)，保證了本設(shè)計(jì)的設(shè)計(jì)及制作過程順利完成。逝者安息，生者奮進(jìn)，徐老師的教誨學(xué)生銘記在心。但是，無(wú)情的病魔將我們和藹可親的徐老師帶到了另一個(gè)世界。 首先感謝離去的徐精華老師。沈樹群 ,張艷 ,吳京松譯 .基于 Verilog 語(yǔ)言的實(shí)用 FPGA 設(shè)計(jì)[M] 科學(xué)出版社 ,2020 [4].劉永軍 .單片機(jī)控制 LED 點(diǎn)陣顯示原理及 Proteus 仿真 [J].北京 :電腦知識(shí)與技 術(shù) , [5].徐志軍，徐光輝 .CPLD/FPGA 的開發(fā)與應(yīng)用 [M].北京 :電子工業(yè)出版社， 2020. [6].潘松、黃繼業(yè)編 .EDA 技術(shù)實(shí)用教程 [M].北京 :科學(xué)出版社 ,2020 年版。這使我們具備了一定的將理論轉(zhuǎn)化為實(shí)際的能力，對(duì)以后走向社會(huì)工作崗位是大有裨益的。 經(jīng)過近四個(gè)月的努力，從方案的設(shè)計(jì)之初查閱各種文獻(xiàn)資料，繪制原理圖，繪制PCB 板圖，焊接電路板，對(duì)電路板進(jìn) 行檢查，硬件電路的調(diào)試，到最后的整體軟硬件調(diào)試的成功，失敗教訓(xùn)與成功的喜悅，一個(gè)問題幾天的冥思苦想與解決問題后的釋懷，這些經(jīng)歷在很大程度上提高了我們綜合分析問題、解決問題的能力。 本次設(shè)計(jì)采用 FPGA 作為控制核心，雖然在實(shí)現(xiàn)功能上是可以通過單片機(jī)來(lái)實(shí)現(xiàn)，但是面對(duì)將來(lái)復(fù)雜的應(yīng)用時(shí)，單片機(jī)不僅 I/O數(shù)量上少，而且處理速度上遠(yuǎn)不如 FPGA。成功激勵(lì)著我 們不斷前進(jìn)，而失敗使我們獲得寶貴的經(jīng)驗(yàn)，這些經(jīng)驗(yàn)不經(jīng)過實(shí)踐是無(wú)法得到的。畢業(yè)設(shè)計(jì)的實(shí)踐性很強(qiáng)，通過畢業(yè)設(shè)計(jì)，使得我們對(duì)專業(yè)課程的理論認(rèn)識(shí)上升到實(shí)踐階段，提高了我們的動(dòng)手能力與綜合所學(xué)知識(shí)并應(yīng)用到實(shí)踐的能力。 圖 51 實(shí)物硬件圖 南昌航空大學(xué)學(xué)士學(xué)位論文 29 總結(jié)與體會(huì) 這次畢業(yè)設(shè)計(jì)從原理圖設(shè)計(jì)， PCB 板圖的設(shè)計(jì)，總體電路的完成，到最后的軟件硬件的聯(lián)調(diào)。 軟硬件調(diào)試均成功，基本完成本次設(shè)計(jì)課題。 第八步：組合所有程序下載到 FPGA 中，運(yùn)行程序后。發(fā)現(xiàn)計(jì)數(shù)值錯(cuò)誤，修改后能正常顯示且無(wú)閃爍。上、下、左、右鍵分別控制向上、下、左、右移動(dòng)，說明移位程南昌航空大學(xué)學(xué)士學(xué)位論文 28 序正確。 第五步：將按鍵控制點(diǎn)陣顯示方式的程序下載到 FPGA 中，運(yùn)行程序。 第四步 : 將按鍵控制 led 燈點(diǎn)亮的程序下載到 FPGA 中，運(yùn)行程序。 通過串口小助手發(fā)送數(shù)據(jù)，在一位數(shù)碼管上顯示數(shù)據(jù)，說明串口接收模塊正常工作。通過翻閱資料比較單片機(jī)與 FPGA 的不同之處，則考慮到 I/O 口類型不同，高低電壓值存在差別，于是在 74HC164 的數(shù) 據(jù)輸入端與地之間接上一個(gè) 104 電容后，正常顯示“好”字。發(fā)現(xiàn)顯示微弱，而且是亂碼，使用示波器分別測(cè)量 74HC164 和 74HC595的時(shí)鐘端，發(fā)現(xiàn)波形與理想波形產(chǎn)生偏差，重新計(jì)算后修改程序再測(cè)量時(shí)得到正確波形，但是仍然不顯示。結(jié)果沒有芯片發(fā)燙或燒壞，說明電路供電正常。將萬(wàn)用表調(diào)至蜂鳴檔，對(duì)照點(diǎn)陣的原理圖紅筆連正極，黑筆接負(fù)極，觀察是否有相應(yīng)坐標(biāo)的 LED 點(diǎn)亮。若短路，應(yīng)仔細(xì)檢查線路，并作相應(yīng)改動(dòng)。通過細(xì)致的檢查，發(fā)現(xiàn)有些過孔和元件引腳有虛焊的現(xiàn)象，用烙鐵重新焊接，再用萬(wàn)用表的蜂鳴檔從連通的起始端每個(gè)觸點(diǎn)逐個(gè)檢查，確保線路連通，發(fā)現(xiàn)問題則相應(yīng)地進(jìn)行解決。對(duì)照硬件電路原理圖， PCB 板圖，用萬(wàn)用表的蜂鳴檔檢查每條線路是否都導(dǎo)通。 編程思路： 計(jì)數(shù)器計(jì)滿 19,999(1ms),位選通信號(hào) scan循環(huán)移位一次 ,寄存器 rsmg保存 data的后四位數(shù)據(jù)，具體參照表 42所示，同時(shí)根據(jù) rsmg的值譯碼送顯數(shù)碼管。 其中， data為顯示的 6位數(shù)值（每四位二進(jìn)制表示一位 BCD碼）； smg_data驅(qū)動(dòng)數(shù)碼管點(diǎn)亮； scan為數(shù)碼管位選通信號(hào)。 數(shù)碼管顯示模塊 此模塊用于在數(shù)碼管上顯示六位十六進(jìn)制數(shù)。同時(shí)根據(jù)前四位為零時(shí)進(jìn)行的是讀操作，所以置 start為 2’ b01。 Control模塊主要實(shí)現(xiàn)對(duì)位命令的功能化，具體命令分配如表 41所示。 control模塊端口實(shí)例化程序： module control( input CLK, input RSTn, input [7:0] cmd, output done_sig, input [7:0] wrtime, output [7:0] rdtime, output [1:0] start, input done, output [7:0] addr, input [7:0] read_data, output [7:0] write_data )。 其中，兩位的 start為讀寫選擇信號(hào)，當(dāng) start[1]為‘ 1’的時(shí)候進(jìn)行寫操作，當(dāng)start[0]