【正文】 h00。h00。h38。h44。h42。h02。h02。h64。h58。h40。h40。h40。h7E。h00。h00。h00。h00。h00。h1E。h04。h04。h7E。h44。h44。h24。h24。h14。h0C。h04。h00。h00。h00。h00。h00。h38。h44。h42。h02。h02。h04。h18。h04。h42。h42。h3C。h00。h00。h00。h00。h00。h7E。h42。h20。h10。h08。h04。h04。h42。h42。h42。h3C。h00。h00。h00。h00。h00。h7C。h10。h10。h10。h10。h10。h10。h10。h10。h70。h10。h00。h00。h00。h00。h00。h18。h24。h42。h42。h42。h42。h42。h42。h42。h24。h18。h00。h00。h00。d0。reg [7:0] Ldata。 /********************************/ Endmodule上位機(jī)數(shù)據(jù)選擇送顯模塊module displ ( input CLK, input RSTn, input [7:0] FIFO_Write_Data , output [15:0] write_data, input isdone )。 end endcase /********************************/ assign Read_Req_Sig = isRead。 end 5: begin i = 339。 4: begin i = i + 139。 end 3: i = i + 139。 i = i + 139。 end 2: begin isRead = 139。 i = i + 139。 1: begin isRead = 139。 end else case( i ) 0: if( !Empty_Sig ) i = i + 139。 isRead = 139。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 339。 /********************************/ reg [2:0]i。 assign FIFO_Write_Data = RX_Data。 end endcase /*************************************/ assign RX_En_Sig = isRX。 i = 239。 end 3: begin isWrite = 139。 i = i + 139。 2: begin isWrite = 139。 1: if( !Full_Sig ) i = i + 139。 end else isRX = 139。 i = i + 139。 end else case( i ) 0: if( RX_Done_Sig ) begin isRX = 139。 isRX = 139。 isWrite = 139。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 239。 reg isWrite。 /*********************************************************/ Endmodule串口接收模塊頂層控制模塊module rx_top_control_module( input CLK, input RSTn, input RX_Done_Sig, input [7:0]RX_Data, output RX_En_Sig, input Full_Sig, output Write_Req_Sig, output [7:0]FIFO_Write_Data)。 assign RX_Data = rData。b0。b0。 end 439。 isCount = 139。 isDone = 139。d12 : begin i = i + 139。b1。 end 439。d10 : if( BPS_CLK ) begin i = i + 139。 rData[ i 2 ] = RX_Pin_In。d9 : if( BPS_CLK ) begin i = i + 139。d7, 439。d5, 439。d3, 439。 end 439。d1 : if( BPS_CLK ) begin i = i + 139。b1。b1。 end else if( RX_En_Sig ) case ( i ) 439。 isDone = 139。 isCount = 139。 rData = 839。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 439。 reg isCount。 /********************************************************/ reg [3:0]i。 output [7:0]RX_Data。 input BPS_CLK。 input RX_En_Sig。 input RSTn。 /*********************************/Endmodule串口接收控制模塊module rx_control_module( CLK, RSTn, H2L_Sig, RX_Pin_In, BPS_CLK, RX_En_Sig, Count_Sig, RX_Data, RX_Done_Sig )。b1 : 139。 /********************************/ assign BPS_CLK = ( Count_BPS == 1239。 else Count_BPS = 1239。 else if( Count_Sig ) Count_BPS = Count_BPS + 139。d2082 ) Count_BPS = 1239。d0。 /***************************/ reg [11:0]Count_BPS。 input Count_Sig。 input CLK。 !H2L_F1。 H2L_F2 = H2L_F1。b1。b1。 reg H2L_F2。 output H2L_Sig。 input RSTn。 /******************************/Endmodule串口接收檢測模塊module detect_module ( CLK, RSTn, RX_Pin_In, H2L_Sig)。 inter_control_module U2 ( .CLK( CLK ), .RSTn( RSTn ), .Empty_Sig( Empty_Sig ), // input from U1 .FIFO_Read_Data( FIFO_Read_Data ), // input from U1 .Read_Req_Sig( Read_Req_Sig ), // output to U1 .FIFO_Write_Data( FIFO_Write_Data )// output )。 /******************************/ wire Read_Req_Sig。 wire Empty_Sig。 Endmodule串口接收模塊例化模塊module rx_tx_interface( input CLK, input RSTn, input RX_Pin_In, output [15:0] write_data, input isdone)。 displ_led u5( .clk(CLK), .rst(RSTn), .row_data(row_data), .data(data), .rclk(rclk), .sclk(sclk), .ser(ser), .AB(AB), .s_clk(s_clk), .isdone(isdone) )。 wire [15:0] row_data。 wire [31:0] data。wire [4:0] Key_Out。 rx_tx_interface u0( .CLK(CLK), .RSTn(RSTn), .RX_Pin_In(RX_Pin_In), .write_data(rdata[31:16]), .isdone(isdone))。wire isdone。有了這些，我們才能夠高效率的完成本次設(shè)計。感謝信息工程學(xué)院的各位老師，正是因為他們一絲不茍、任勞任怨的教學(xué)態(tài)度，對學(xué)生的嚴(yán)格要求，我們才能具有扎實(shí)的基本功來進(jìn)行本次畢業(yè)設(shè)計。在設(shè)計過程中，鄒老師給予我寶貴的建議，幫助對本設(shè)計的原理，PCB走線方面以及電路的調(diào)試方法的認(rèn)真指導(dǎo)，保證了本設(shè)計的設(shè)計及制作過程順利完成。逝者安息，生者奮進(jìn)，徐老師的教誨學(xué)生銘記在心。但是，無情的病魔將我們和藹可親的徐老師帶到了另一個世界。首先感謝離去的徐精華老師。沈樹群,張艷, 語言的實(shí)用FPGA 設(shè)計[M] 科學(xué)出版社,2004[4].[J].北京:電腦知識與技 術(shù),[5].徐志軍，[M].北京:電子工業(yè)出版社，2002.[6].潘松、[M].北京:科學(xué)出版社,2006年版。這使我們具備了一定的將理論轉(zhuǎn)化為實(shí)際的能力，對以后走向社會工作崗位是大有裨益的。經(jīng)過近四個月的努力，從方案的設(shè)計之初查閱各種文獻(xiàn)資料，繪制原理圖，繪制PCB板圖，焊接電路板，對電路板進(jìn)行檢查，硬件電路的調(diào)試，到最后的整體軟硬件調(diào)試的成功，失敗教訓(xùn)與成功的喜悅，一個問題幾天的冥思苦想與解決問題后的釋懷，這些經(jīng)歷在很大程度上提高了我們綜合分析問題、解決問題的能力。本次設(shè)計采用FPGA作為控制核心，雖然在實(shí)現(xiàn)功能上是可以通過單片機(jī)來實(shí)現(xiàn)，但是面對將來復(fù)雜的應(yīng)用時，單片機(jī)不僅I/O數(shù)量上少，而且處理速度上遠(yuǎn)不如FPGA。成功激勵著我們不斷前進(jìn)，而失敗使我們獲得寶貴的經(jīng)驗，這些經(jīng)驗不經(jīng)過實(shí)踐是無法得到的。畢業(yè)設(shè)計的實(shí)踐性很強(qiáng)，通過畢業(yè)設(shè)計，使得我們對專業(yè)課程的理論認(rèn)識上升到實(shí)踐階段，提高了我們的動手能力與綜合所學(xué)知識并應(yīng)用到實(shí)踐的能力?？偨Y(jié)與體會這次畢業(yè)設(shè)計從原理圖設(shè)計，PCB板圖的設(shè)計，總體電路的完成，到最后的軟件硬件的聯(lián)調(diào)。軟硬件調(diào)試均成功，基本完成本次設(shè)計課題。第八步：組合所有程序下載到FPGA中，運(yùn)行程序后。發(fā)現(xiàn)計數(shù)值錯誤，修改后能正常顯示且無閃爍。上、下、左、右鍵分別控制向上、下、左、右移動，說明移位程序正確。第五步：將按鍵控制點(diǎn)陣顯示方式的程序下載到FPGA中，運(yùn)行程序。第四步: 將按鍵控制led燈點(diǎn)亮的程序下載到FPGA中，運(yùn)行程序。 通過串口小助手發(fā)送數(shù)據(jù)，在一位數(shù)碼管上顯示數(shù)據(jù)，說明串口接收模塊正常工作。通過翻閱資料比較單片機(jī)與FPGA的不同之處，則考慮到I/O口類型不同，高低電壓值存在差別，于是在74HC164的數(shù)據(jù)輸入端與地之間接上一個104電容后，正常顯示“好”字。發(fā)現(xiàn)顯示微弱，而且是亂碼，使用示波器分別測量74HC164和74HC595的時鐘端，發(fā)現(xiàn)波形與理想波形產(chǎn)生偏差，重新計算后修改程序再測量時得到正確波形，但是仍然不顯示。結(jié)果沒有芯片發(fā)燙或燒壞，說明電路供電正常。將萬用表調(diào)至蜂鳴檔，對照點(diǎn)陣的原理圖紅筆連正極，黑筆接負(fù)極，觀察是否有相應(yīng)坐標(biāo)的LED點(diǎn)亮。若短路，應(yīng)仔細(xì)檢查線路