【正文】 由于我的學術(shù)水平有限，所寫論文難免 有不足之處，懇請各位老師和學友批評 以及 指正！ 馮博 2021 年 5 月于合肥學院 。本文引用了 多 位學者的研究文獻， 假如 沒有各位學者研究成果 所給我的 幫助 以及 啟發(fā)，我將很難完成本篇論文的寫作。 特別是 要強烈感謝我的論文指導(dǎo)老師 譚敏 老師，她給予我 無私的指導(dǎo) 并且 不厭其煩的 幫助我解決各種難題，花大量的時間幫我 進行論文的修改。希望這次的經(jīng)歷能讓我在今后的學習生活中激勵我繼續(xù)進步。解決了這些難題后我感覺我對 FIR 濾波器的理解前進了一大步。第三個是 AD 輸出端口和濾波器 輸入端口的匹配問題， AD 輸出為“ 11111111”時表示的數(shù)值為 256，而在濾波器輸入端口中“ 11111111”如果是 Signed inter 則表示為 128，如果是 Unsigned inter 則表示 1，所以如果濾波器的輸入為 8 為的話直接和 AD 的輸出相連是絕對得不到所需要的結(jié)果的。 AD/DA 的速度很好選擇，就是 AD/DA 的最大采樣頻率要大于截止頻率的兩倍。我們都知道 AD/DA 的位數(shù)越高越好速度越快越好，但位數(shù)越高速度越快的 AD/DA 價格就越貴。沒有一本相關(guān)的書籍或文獻上有軟件安裝的指導(dǎo)，摸索出上述經(jīng)驗確實花了不少精力。其次安裝順序必須正確要先安裝 Matlab 再安裝 QuartusⅡ最后安裝 DSPbuilder 否則也會出現(xiàn)上述問題。其中一些難關(guān)以及心得還是值得在文章的最后和大家分 享一下。最后在 QuartusⅡ中完成 AD/DA 驅(qū)動模塊，完成頂層文件編譯下載到 FPGA 中完成 FIR 濾波器的設(shè)計。 我的畢業(yè)設(shè)計課題是：基于 DSP Builder 數(shù)字濾波器的設(shè)計與實現(xiàn)。幾個月的潛心研究，緊張而又充實的畢業(yè)設(shè)計終于落下了帷幕。 22 總結(jié) 2021年初，我開始了我的畢業(yè)設(shè)計準備工作，時至今日，畢業(yè)十幾基本完成。其他兩股不變分別位 AD和 DA提供時鐘信號。 在 Quartus Ⅱ中完成頂層文件，編譯成功后下載到 FPGA 中正確連接好電路此系統(tǒng)徹完成。芯片內(nèi)部結(jié)構(gòu)圖如下圖所示 : 圖 19 DA 結(jié)構(gòu)圖 通過上述 AD/DA 的資料可以知道，上述芯片完全達到了為本例的濾波器提供輸入信號以及完整的將本例的濾波器輸出的信號還原成模擬信號的要求。轉(zhuǎn)換公式如下： 151 ??INAD VV 當輸入信號 Vin=5(V)的時候，則輸入到 AD 的信號 Vad=2(V)； 當輸入信號 Vin=5(V)的時候， 則輸入到 AD 的信號 Vad=0(V)； 本例使用的高速 DA 芯片是 AD 公司推出的 AD9708。在信號進入 AD 芯片 20 之前，我們用一片 AD8056 芯片構(gòu)建了衰減電路，接口的輸入范圍是 5V~+5V(10Vpp)。 圖 17 AD/DA 模塊實物 本例使用的高速 AD 芯片是由 AD 公司推出的 8 位，最大采樣率 32MSPS 的AD9280 芯片。 19 AD/DA 的選擇 由于本例中是對模擬的信號濾波最終也要還原成模擬信號所以需要 AD 將模擬信號轉(zhuǎn)化成數(shù)字信號，通過 FIR 濾波器濾波后再用 DA 將數(shù)字信號轉(zhuǎn)化為模擬信號。 圖 15 SignalCompiler 窗口 最終在 QuartusⅡ中所生成的器件如下圖所示 圖 16 QuartusⅡ中所生成的器件 Clock 為時鐘輸入信號，本例中輸入 20KHz 的采樣頻率。 按照上述的流程，點擊 圖標，等待一會就完成了 Simulink文件（ *.mdl）到 VHDL 文件的轉(zhuǎn)換。 生成 VHDL 文件 （ 1） 雙擊 SignalCompiler， 對以上的設(shè)計模型進行分析 判斷模型是否有錯誤的地方?？梢钥闯龇抡娼Y(jié)果完全達到了設(shè)計要求，所以 DSPbuilder 模型設(shè)計成功。為了模擬 AD 輸出的信號所以 調(diào)高信號使其幅值從 0246， 調(diào)整好 Chirp Signal 和 Scope 的參數(shù)后點擊運行查看其仿真的結(jié)果。由于輸出是 8 位的 DA 基于和 AD 相同的原因除去最高位的符號位后截取前 8 位輸出，由于系統(tǒng)多次對信號的位數(shù)進行截取造成信號能量上的損失，反應(yīng)在實域上就是幅值得下降所以在最后還要乘以個常數(shù)對幅值進行補償。 但此時的模型卻并不是立刻能用的模型，還需根據(jù)系統(tǒng)提供的輸入的信號號以及所需要的輸出的型號來做必要的處理。添加一個 4 輸入加法器將所 out1 相加則濾波器模型就搭建完畢了。 修改 SubSystem 的 Mask 參數(shù)：選中子系統(tǒng)模型，然后點擊菜單“ Edit”中的，在對話框中點擊“ Documentation”選項頁，設(shè)置“ Mask type”為“ SubSystem AlteraBlockSet”（子系統(tǒng) Altera 模塊集），否則系統(tǒng)將只能仿真無法生成 QuarterⅡ 文件。當然 out1 的位數(shù)越多效果肯定越好，但本例中濾波系統(tǒng)最終 是由 8 位的 DA 作為輸出的，因此 out1 的位數(shù)越多將來最終的信號截取前 8 位輸出時信號就會有越多的損失，從而產(chǎn)生濾波系統(tǒng)輸出信號的失真。這是因為輸入的信號經(jīng)過多次乘法和加法運算其數(shù)值變得很大，如果截取位數(shù)較低則會出現(xiàn)明顯的失真，一般來說 out1 的位數(shù)應(yīng)該是輸入信號位數(shù)的 2 倍略多一點。 14 圖 12 子系統(tǒng)模型 更具 節(jié)所敘述的原因，子系統(tǒng)的輸入端設(shè)置為 9 位有符號整型，因為輸入信號為9 位有符號整型所以，所有的系數(shù)都同樣設(shè)置為 9 位有符號整型。 首先先要搭建一個 5階的濾波器然后打包成一個器件命名 SubSystem，即完成如下公式 11111 )4()3()2()1()0()( ????? ????? zhzhzhzhzhzH (42) 當然這不是硬性的要求但這樣做會使得設(shè)計界面整潔、清爽，減少可能會發(fā)生錯誤的幾率。在 Matlab中建立一個新的 MDL模型文件，在其主窗口中的命令窗口中輸入 Simulink打開 Simulink的界面，從中選取需要的器件。因此將濾波系數(shù)乘以 28并取整。在本例中輸入濾波器的信號是由一個 8位 AD提供的所以要至少乘以 27，有所使用的 AD資料可知（本例中 AD的性能將在下文中詳細介紹）當 AD輸出為“ 00000000”代表 0AD輸出為“ 11111111”表示的數(shù)值為 256，而在濾波器輸入端口中“ 11111111”如果是 Signed inter 則表示為 128，如果是 Unsigned inter則表示 1，所以如果濾波器的輸入為 8為的話直接和 AD的輸出相連是絕對得不到所需要的結(jié)果的。其實 Matlab 給出的系數(shù)是假設(shè)輸入是數(shù)值為 1~ 1 的 信號，實際應(yīng)用中要更具輸入信號位數(shù)乘以 2n， 例如如果輸入信號是 8 位 的信號則至少要對所有系數(shù)乘以 27. 為了導(dǎo)出設(shè)計好的濾波系數(shù)，在 FDATool 中點擊菜單“ File”再點擊“ Export...” ,進入如下圖的（ Export）對話框。 濾波系數(shù)的量化及取整 所設(shè)計的濾波器各項性能都符合要求，所以點擊 導(dǎo)入濾波器，求出濾波系數(shù)。相 比對達到設(shè)計要求。 圖 5 FIR濾波器的幅頻響應(yīng) 11 通帶處為 1dB衰減，在 4KHz處為 3dB衰減而在 50dB衰減。顯然由于本系統(tǒng)設(shè)計的是低通濾波器所以 Filter Type（濾波器類型）選擇 Lowpass（低通）；由于設(shè)計的是 FIR濾波器所以選擇 Design Method（設(shè)計方法）為FIR，由于祖帶最小衰減為 50dB更具第三章 FIR濾波器的數(shù)學原理以及表一種各種窗函數(shù)的參數(shù)本文 使用 window（窗口法）并選擇窗口類型為 Hamming； Fiter Order(濾波器階數(shù) )選擇 19，而不是 20因為 FIR濾波器的常系數(shù)是從 )0(h 開始的；由于 7kHz處衰減為50dB所以 Fs設(shè)置為 20kHz Fc設(shè)置為 4kHz，采樣頻率越低濾波器會越鋒利，理論上來說采樣頻率只要是截止頻率的兩倍就可以了，但事實上采樣頻率一般都需要是截止頻率的 6倍才能有比較好的效果；最后點擊最下面的按鈕“ Design Fiter”讓 Matlab計算 FIR濾波器的系數(shù)并且做必要的分析。 Analysis Tool”進入濾波器設(shè)計界面 10 圖 4 FDATool界面 選擇 設(shè)計濾波器，進入其頁面。 FDATool 工具設(shè)計濾波器 啟動 Matlab 的 (Filter Design amp。設(shè)計模型可直接向 VHDL 硬件描述語言轉(zhuǎn)換，充分體現(xiàn)了現(xiàn)代 電子 技術(shù)自動化開發(fā)的特點與優(yōu)勢。 DSP Builder 是美國 Altera 公司推出的一個面向 D