【正文】 由于我的學(xué)術(shù)水平有限，所寫論文難免有不足之處，懇請各位老師和學(xué)友批評以及指正！ 馮博 2013年5月于合肥學(xué)院23。本文引用了多位學(xué)者的研究文獻(xiàn)，假如沒有各位學(xué)者研究成果所給我的幫助以及啟發(fā)，我將很難完成本篇論文的寫作。特別是要強烈感謝我的論文指導(dǎo)老師譚敏老師，她給予我無私的指導(dǎo)并且不厭其煩的幫助我解決各種難題，花大量的時間幫我進(jìn)行論文的修改。希望這次的經(jīng)歷能讓我在今后的學(xué)習(xí)生活中激勵我繼續(xù)進(jìn)步。解決了這些難題后我感覺我對FIR濾波器的理解前進(jìn)了一大步。第三個是AD輸出端口和濾波器輸入端口的匹配問題，AD輸出為“11111111”時表示的數(shù)值為256，而在濾波器輸入端口中“11111111”如果是Signed inter 則表示為128，如果是Unsigned inter則表示1，所以如果濾波器的輸入為8為的話直接和AD的輸出相連是絕對得不到所需要的結(jié)果的。AD/DA的速度很好選擇，就是AD/DA的最大采樣頻率要大于截止頻率的兩倍。我們都知道AD/DA的位數(shù)越高越好速度越快越好，但位數(shù)越高速度越快的AD/DA價格就越貴。沒有一本相關(guān)的書籍或文獻(xiàn)上有軟件安裝的指導(dǎo)，摸索出上述經(jīng)驗確實花了不少精力。其次安裝順序必須正確要先安裝Matlab再安裝QuartusⅡ最后安裝DSPbuilder否則也會出現(xiàn)上述問題。其中一些難關(guān)以及心得還是值得在文章的最后和大家分享一下。最后在QuartusⅡ中完成AD/DA驅(qū)動模塊，完成頂層文件編譯下載到FPGA中完成 FIR濾波器的設(shè)計。我的畢業(yè)設(shè)計課題是：基于DSP Builder數(shù)字濾波器的設(shè)計與實現(xiàn)。幾個月的潛心研究，緊張而又充實的畢業(yè)設(shè)計終于落下了帷幕?？偨Y(jié) 2013年初，我開始了我的畢業(yè)設(shè)計準(zhǔn)備工作，時至今日，畢業(yè)十幾基本完成。其他兩股不變分別位AD和DA提供時鐘信號。在Quartus Ⅱ中完成頂層文件，編譯成功后下載到FPGA中正確連接好電路此系統(tǒng)徹完成。芯片內(nèi)部結(jié)構(gòu)圖如下圖所示:圖19 DA結(jié)構(gòu)圖通過上述AD/DA的資料可以知道，上述芯片完全達(dá)到了為本例的濾波器提供輸入信號以及完整的將本例的濾波器輸出的信號還原成模擬信號的要求。轉(zhuǎn)換公式如下： 當(dāng)輸入信號 Vin=5(V)的時候，則輸入到 AD 的信號 Vad=2(V)；當(dāng)輸入信號 Vin=5(V)的時候，則輸入到 AD 的信號 Vad=0(V)；本例使用的高速DA芯片是AD公司推出的AD9708。在信號進(jìn)入 AD 芯片之前，我們用一片 AD8056 芯片構(gòu)建了衰減電路，接口的輸入范圍是5V~+5V(10Vpp)。圖17 AD/DA模塊實物 本例使用的高速 AD 芯片是由 AD 公司推出的 8 位，最大采樣率 32MSPS 的AD9280 芯片。 AD/DA的選擇由于本例中是對模擬的信號濾波最終也要還原成模擬信號所以需要AD將模擬信號轉(zhuǎn)化成數(shù)字信號，通過FIR濾波器濾波后再用DA將數(shù)字信號轉(zhuǎn)化為模擬信號。 圖15 SignalCompiler窗口最終在QuartusⅡ中所生成的器件如下圖所示圖16 QuartusⅡ中所生成的器件Clock為時鐘輸入信號，本例中輸入20KHz的采樣頻率。按照上述的流程，點擊圖標(biāo)，等待一會就完成了Simulink文件（*.mdl）到VHDL文件的轉(zhuǎn)換。 生成VHDL文件（1）雙擊SignalCompiler，對以上的設(shè)計模型進(jìn)行分析判斷模型是否有錯誤的地方?？梢钥闯龇抡娼Y(jié)果完全達(dá)到了設(shè)計要求，所以DSPbuilder模型設(shè)計成功。為了模擬AD輸出的信號所以調(diào)高信號使其幅值從0246，調(diào)整好Chirp Signal和Scope的參數(shù)后點擊運行查看其仿真的結(jié)果。由于輸出是8位的DA基于和AD相同的原因除去最高位的符號位后截取前8位輸出，由于系統(tǒng)多次對信號的位數(shù)進(jìn)行截取造成信號能量上的損失，反應(yīng)在實域上就是幅值得下降所以在最后還要乘以個常數(shù)對幅值進(jìn)行補償。 但此時的模型卻并不是立刻能用的模型，還需根據(jù)系統(tǒng)提供的輸入的信號號以及所需要的輸出的型號來做必要的處理。添加一個4輸入加法器將所out1相加則濾波器模型就搭建完畢了。 修改SubSystem的Mask參數(shù)：選中子系統(tǒng)模型，然后點擊菜單“Edit”中的，在對話框中點擊“Documentation”選項頁，設(shè)置“Mask type”為“SubSystem AlteraBlockSet”（子系統(tǒng)Altera模塊集），否則系統(tǒng)將只能仿真無法生成QuarterⅡ文件。當(dāng)然out1的位數(shù)越多效果肯定越好，但本例中濾波系統(tǒng)最終是由8位的DA作為輸出的，因此out1的位數(shù)越多將來最終的信號截取前8位輸出時信號就會有越多的損失，從而產(chǎn)生濾波系統(tǒng)輸出信號的失真。這是因為輸入的信號經(jīng)過多次乘法和加法運算其數(shù)值變得很大，如果截取位數(shù)較低則會出現(xiàn)明顯的失真，一般來說out1的位數(shù)應(yīng)該是輸入信號位數(shù)的2倍略多一點。圖12 子系統(tǒng)模型，子系統(tǒng)的輸入端設(shè)置為9位有符號整型，因為輸入信號為9位有符號整型所以，所有的系數(shù)都同樣設(shè)置為9位有符號整型。首先先要搭建一個5階的濾波器然后打包成一個器件命名SubSystem，即完成如下公式 (42)當(dāng)然這不是硬性的要求但這樣做會使得設(shè)計界面整潔、清爽，減少可能會發(fā)生錯誤的幾率。在Matlab中建立一個新的MDL模型文件，在其主窗口中的命令窗口中輸入Simulink打開Simulink的界面，從中選取需要的器件。因此將濾波系數(shù)乘以28并取整。在本例中輸入濾波器的信號是由一個8位AD提供的所以要至少乘以27，有所使用的AD資料可知（本例中AD的性能將在下文中詳細(xì)介紹）當(dāng)AD輸出為“00000000”代表0AD輸出為“11111111”表示的數(shù)值為256，而在濾波器輸入端口中“11111111”如果是Signed inter 則表示為128，如果是Unsigned inter則表示1，所以如果濾波器的輸入為8為的話直接和AD的輸出相連是絕對得不到所需要的結(jié)果的。其實Matlab給出的系數(shù)是假設(shè)輸入是數(shù)值為1~ 1的信號，實際應(yīng)用中要更具輸入信號位數(shù)乘以2n， 例如如果輸入信號是8位的信號則至少要對所有系數(shù)乘以27. 為了導(dǎo)出設(shè)計好的濾波系數(shù)，在FDATool中點擊菜單“File”再點擊“Export...”,進(jìn)入如下圖的（Export）對話框。 濾波系數(shù)的量化及取整所設(shè)計的濾波器各項性能都符合要求，所以點擊導(dǎo)入濾波器，求出濾波系數(shù)。相比對達(dá)到設(shè)計要求。 圖5 FIR濾波器的幅頻響應(yīng)通帶處為1dB衰減。顯然由于本系統(tǒng)設(shè)計的是低通濾波器所以Filter Type（濾波器類型）選擇Lowpass（低通）；由于設(shè)計的是FIR濾波器所以選擇Design Method（設(shè)計方法）為FIR，（窗口法）并選擇窗口類型為Hamming；Fiter Order(濾波器階數(shù))選擇19，而不是20因為FIR濾波器的常系數(shù)是從開始的；由于7kHz處衰減為50dB所以Fs設(shè)置為20kHz Fc設(shè)置為4kHz，采樣頻率越低濾波器會越鋒利，理論上來說采樣頻率只要是截止頻率的