第4講__nios_ii_外圍設(shè)備__標(biāo)準(zhǔn)系統(tǒng)搭建(參考版)
2025-02-24 02:08本頁面
【正文】 System ID內(nèi)核 ? 添加 SYSTEM ID 課程實驗 完成一個包含以下外設(shè)的標(biāo)準(zhǔn)硬件平臺 ? PIO(BUTTON、 LED） ? Sdram ? 片上存儲 ? EPCS ? 定時器 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 課程實驗 實驗步驟 ? 建立工程 ? 添加 NIOS系統(tǒng)（ nios選擇 E型） ? 添加系統(tǒng)到工程 ? 配置管腳綜合 課程實驗 系統(tǒng)結(jié)果 課程實驗 平臺結(jié)果 課程實驗 ? 注意這里有一個復(fù)位延時模塊 課程實驗 謝謝?。?！ 。 系統(tǒng) ID內(nèi)核寄存器映射 偏移量 寄存器名稱 R/W 位描述 31… 0 0 id R SOPC Builder系統(tǒng) ID 1 timestamp R SOPC Builder生成時間 System ID內(nèi)核 ? System ID寄存器描述 使用系統(tǒng) ID內(nèi)核有兩種基本的方法： – 其一 ， 在下載新的軟件到系統(tǒng)之前驗證系統(tǒng)ID。 FIFO深度可由用戶設(shè)置。 有讀寫 FIFO也是 JTAG UART內(nèi)核與 UART內(nèi)核的不同點之一。 Avalon主控制器訪問寄存器來控制內(nèi)核并在 JTAG連接上傳輸數(shù)據(jù)。 UART內(nèi)核 ? UART內(nèi)核綜述 波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結(jié)束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內(nèi)核的結(jié)構(gòu)框圖 UART內(nèi)核 ? UART內(nèi)核綜述 1. RS232接口 2. 發(fā)送邏輯 3. 接收邏輯 4. 波特率生成 UART內(nèi)核 ? UART內(nèi)核的寄存器描述 偏移量 寄存器名稱 R/W 描述 /寄存器位 15… 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 接收數(shù)據(jù) (rxdata) RO ① ② ② 接收數(shù)據(jù) 1 發(fā)送數(shù)據(jù) (txdata) WO ① ② ② 發(fā)送數(shù)據(jù) 2 狀態(tài) (status) ③ RW ① eop cts dcts ⑴ e rrdy trdy tmt toe roe brk fe pe 3 控制 (control) RW ① ieop rts idcts trbk ie irrdy itrdy itmt itoe iroe ibrk ife ipe 4 除數(shù) (divisor) ④ RW 波特率除數(shù) 5 數(shù)據(jù)包結(jié)束符(endopacket) ④ RW ① ② ② 數(shù)據(jù)包結(jié)束符值 UART內(nèi)核 寄存器映射 發(fā)送數(shù)據(jù)接收數(shù)據(jù) 狀態(tài) t )③ 控制除數(shù) (divisor) ④ 數(shù)據(jù)包結(jié)束符 (endopacket) ④ UART內(nèi)核 － UART 內(nèi) 核 配 置 頁 Baud Rate： 波特率設(shè)置 數(shù)據(jù)位設(shè)置 流控制 流數(shù)據(jù)控制 ? 在組件選擇欄中選擇CommunicationUART（ RS232 series port）配置 UART 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實驗 JTAG_UART內(nèi)核 ? JTAG_UART內(nèi)核綜述 JTAG UART內(nèi)核通過 Avalon從控制器接口連接到 Avalon總線。用戶可配置奇偶校驗位、停止位和數(shù)據(jù)位，以及可選的 RTS/CTS流控制信號。 禁能： resetrequest信號不存在。 禁能： timeout_out信號不存在。 禁能：定時器連續(xù)運行。 Snap寄存器不在硬件中存在。 Readable snapshot： 使能：主控制器可讀當(dāng)前向下計數(shù)器的值。 定時器內(nèi)核 － 定 時 器 內(nèi) 核 配 置 選 項 CFI控制器框圖 Writeable perod： 使能：主控制器可通過寫 period而改變向下計數(shù)周期。 定時器內(nèi)核 － 定 時 器 內(nèi) 核 配 置 選 項 CFI控制器框圖 Initial perod： 用于預(yù)設(shè)硬件生成后的定時器周期，即 perodl和 periodh寄存器的值。 – 處理器可以通過寫 snapl或 snaph獲取計數(shù)器的當(dāng)前值 。 – 處理器可通過寫數(shù)據(jù)到 periodl和 periodh寄存器來設(shè)定定時器周期 。 1KB的片內(nèi)存儲器 EPCS控制器內(nèi)核 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實驗 定時器內(nèi)核 ? 定時器內(nèi)核綜述 定時器是掛載在 Avanlon總線上的 32位定時器，特性如下： – 兩種計數(shù)模式 ： 單次減 1和連續(xù)減 1計數(shù)模式 – 定時器到達(dá) 0時產(chǎn)生中斷請求 (
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