第4講__nios_ii_外圍設(shè)備__標(biāo)準(zhǔn)系統(tǒng)搭建(文件)
【正文】 iteable perod： 使能：主控制器可通過寫 period而改變向下計(jì)數(shù)周期。 Snap寄存器不在硬件中存在。 禁能： timeout_out信號(hào)不存在。用戶可配置奇偶校驗(yàn)位、停止位和數(shù)據(jù)位，以及可選的 RTS/CTS流控制信號(hào)。 Avalon主控制器訪問寄存器來控制內(nèi)核并在 JTAG連接上傳輸數(shù)據(jù)。 FIFO深度可由用戶設(shè)置。 System ID內(nèi)核 ? 添加 SYSTEM ID 課程實(shí)驗(yàn) 完成一個(gè)包含以下外設(shè)的標(biāo)準(zhǔn)硬件平臺(tái) ? PIO(BUTTON、 LED） ? Sdram ? 片上存儲(chǔ) ? EPCS ? 定時(shí)器 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 課程實(shí)驗(yàn) 實(shí)驗(yàn)步驟 ? 建立工程 ? 添加 NIOS系統(tǒng)（ nios選擇 E型） ? 添加系統(tǒng)到工程 ? 配置管腳綜合 課程實(shí)驗(yàn) 系統(tǒng)結(jié)果 課程實(shí)驗(yàn) 平臺(tái)結(jié)果 課程實(shí)驗(yàn) ? 注意這里有一個(gè)復(fù)位延時(shí)模塊 課程實(shí)驗(yàn) 謝謝?。?！ 。 系統(tǒng) ID內(nèi)核寄存器映射 偏移量 寄存器名稱 R/W 位描述 31… 0 0 id R SOPC Builder系統(tǒng) ID 1 timestamp R SOPC Builder生成時(shí)間 System ID內(nèi)核 ? System ID寄存器描述 使用系統(tǒng) ID內(nèi)核有兩種基本的方法： – 其一 ， 在下載新的軟件到系統(tǒng)之前驗(yàn)證系統(tǒng)ID。 有讀寫 FIFO也是 JTAG UART內(nèi)核與 UART內(nèi)核的不同點(diǎn)之一。 UART內(nèi)核 ? UART內(nèi)核綜述 波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結(jié)束符控制寄存器移位寄存器移位寄存器c lkA d d rD a taIRQe n d o fpa c k e td a ta a v a il a b lerea d ford a tau a rt c lkT X DR X DRTSCTSAvalon總線接口RS 232接口UART內(nèi)核的結(jié)構(gòu)框圖 UART內(nèi)核 ? UART內(nèi)核綜述 1. RS232接口 2. 發(fā)送邏輯 3. 接收邏輯 4. 波特率生成 UART內(nèi)核 ? UART內(nèi)核的寄存器描述 偏移量 寄存器名稱 R/W 描述 /寄存器位 15… 13 12 11 10 9 8 7 6 5 4 3 2 1 0 0 接收數(shù)據(jù) (rxdata) RO ① ② ② 接收數(shù)據(jù) 1 發(fā)送數(shù)據(jù) (txdata) WO ① ② ② 發(fā)送數(shù)據(jù) 2 狀態(tài) (status) ③ RW ① eop cts dcts ⑴ e rrdy trdy tmt toe roe brk fe pe 3 控制 (control) RW ① ieop rts idcts trbk ie irrdy itrdy itmt itoe iroe ibrk ife ipe 4 除數(shù) (divisor) ④ RW 波特率除數(shù) 5 數(shù)據(jù)包結(jié)束符(endopacket) ④ RW ① ② ② 數(shù)據(jù)包結(jié)束符值 UART內(nèi)核 寄存器映射 發(fā)送數(shù)據(jù)接收數(shù)據(jù) 狀態(tài) t )③ 控制除數(shù) (divisor) ④ 數(shù)據(jù)包結(jié)束符 (endopacket) ④ UART內(nèi)核 － UART 內(nèi) 核 配 置 頁 Baud Rate： 波特率設(shè)置 數(shù)據(jù)位設(shè)置 流控制 流數(shù)據(jù)控制 ? 在組件選擇欄中選擇CommunicationUART（ RS232 series port）配置 UART 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲(chǔ) ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) JTAG_UART內(nèi)核 ? JTAG_UART內(nèi)核綜述 JTAG UART內(nèi)核通過 Avalon從控制器接口連接到 Avalon總線。 禁能： resetrequest信號(hào)不存在。 禁能：定時(shí)器連續(xù)運(yùn)行。 Readable snapshot： 使能：主控制器可讀當(dāng)前向下計(jì)數(shù)器的值。 定時(shí)器內(nèi)核 － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Initial perod： 用于預(yù)設(shè)硬件生成后的定時(shí)器周期，即 perodl和 periodh寄存器的值。 – 處理器可通過寫數(shù)據(jù)到 periodl和 periodh寄存器來設(shè)定定時(shí)器周期 。 – 管理 FPGA配置數(shù)據(jù) 。 帶 Avalon接口的 EPCS設(shè)備控制器內(nèi)核（ “EPCS控制器 ”）允許 NiosII系統(tǒng)訪問 Altera EPCS串行配置器件。該 SDRAM控制器總是執(zhí)行明確的預(yù)充電命令。 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時(shí) 允許值： 默認(rèn)值： 20ns 描述： ACTIVE到 READ或 WRITE延時(shí)。典型的SDRAM每 64ms需要 4,096刷新命令，通過每64ms/4,096=刷新命令來符合這個(gè)要求。該默認(rèn)的存儲(chǔ)器模型加速創(chuàng)建的過程和檢驗(yàn)使用SDRAM控制器的系統(tǒng)。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。該值確定 addr總線的寬度。通過使用多個(gè)片選信號(hào)， SDRAM控制器可組合多個(gè)SDRAM芯片為一個(gè)存儲(chǔ)器子系統(tǒng)。 Memory Profile ： 用于指定 SDRAM的結(jié)構(gòu)。 SDRAM控制器內(nèi)核
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