【正文】 lash Controller 設計本身。 中 斷 生 成 模 塊中 斷 狀 態(tài) 寄存 器中 斷 使 能 信號S P I _ I N T 圖 中斷信號產(chǎn)生器 當傳輸完成中斷發(fā)生時，如果傳輸完成中斷屏蔽使能信號 SPI_CON[8]為 0 （ enable） ,中斷信號 SPI_INT 有效，否則無效。2]=2’h10 1/16 system clock SPI_CON[3:2]=2’h11 1/16 system clock 片選邏輯模塊 上層配置指令、地址、數(shù)據(jù)之后，控制器接收到 Start 信號，首先會將指令放入移位寄存器當中，當移位寄存器中需傳輸?shù)闹噶顪蕚浜弥?，會?Flash 片選信號 SPI_CS_B 拉低（有效），待整個指令傳輸完成之后，再將片選信號 SPI_CS_B信號拉高。 指針最高位作為標志位來區(qū)分 FIFO 的空滿狀態(tài)。 用于數(shù)據(jù)存儲的 FIFO 在這里作單獨介紹： F I F O..W PR P 圖 數(shù)據(jù)緩存器示意圖 本設計采用深度 8 寬度 32 的 FIFO 作為數(shù)據(jù)緩沖存儲器。 因為實際中向 Flash 寫入數(shù)據(jù)是有翻頁的情況，要想實現(xiàn)自動翻頁的功能，就需要將翻頁前未傳完的數(shù)據(jù)暫 時的儲存起來，所以設計中采用了 2 個不同位寬的移位寄存器。 SPI IP 接口設計 22 以下以 Read data 指令為例，給出了 SPI 模式的傳輸示意圖，如下： X X X2 3 2 2 2 1 0*I n s t r u c t i o n ( 0 3 h )0 1 23 4567892 9 3 03 12 4 B i t A d d r e s sM o d e 3M o d e 0S P I _ C S _ BS P I _ C L KS P I _ D OS L _ S P I _ D IH i g h I m p e d a n c e3 23 3 3 43 5 3 63 73 83 97 6 5 4 3 2 1 0 7 6 54 04 1X X X X X X X X X X X X X X X X XD a t a O u t 1**D a t a O u t 2 圖 SPI 傳輸 read data 指令 如圖 所示， Flash 和設計都是在 SPI_CLK 的下降沿送出數(shù)據(jù)，在 SPI_CLK的上升沿采集數(shù)據(jù)，這樣能夠完全滿足設備所要求的 Timing 關(guān)系，因此可以保證數(shù)據(jù)的準確性。 h 1 1 ?等 待狀 態(tài) 4N OY E SB U S Y = = 0Y E S頁 尾 或傳 輸 完 成傳 輸 w r i t e e n a b l e 狀 態(tài)傳 輸 完 成等 待 狀 態(tài) 1傳 輸 完 成Y E S 圖 發(fā)送控制狀態(tài)機示意圖 表 發(fā)送控制狀態(tài)跳轉(zhuǎn)表 現(xiàn)態(tài) 功能 次態(tài) 跳轉(zhuǎn)條件 空閑狀態(tài) 等待開始信號 指令傳輸狀態(tài) Write enable 使能無效 傳輸 write enable狀態(tài) Write enable 使能有效 SPI IP 接口設計 20 續(xù)表 現(xiàn)態(tài) 功能 次態(tài) 跳轉(zhuǎn)條件 指令傳輸狀態(tài) 向 Flash 發(fā)送指令 等待狀態(tài) 3 Write enable 使能有效，地址使能無效，寫操作，傳輸字節(jié)數(shù)為 0 等待狀態(tài) 2 Write enable 使能無效，地址使能無效，讀操作，傳輸字節(jié)數(shù)為 0， 數(shù)據(jù)傳輸狀態(tài) 地址使能無效，寫操作，傳輸字節(jié)數(shù)不為 0 數(shù)據(jù)接收狀態(tài) 地址使能有效，讀操作，傳輸字節(jié)數(shù)不為 0 地址傳輸狀態(tài) 地址使能有效 傳輸 write enable 狀態(tài) 向 Flash 寫 Write enable 指令 等待狀態(tài) 1 Write enable 指令傳輸完成 地址傳輸狀態(tài) 向 Flash 寫如地址 數(shù)據(jù)傳輸狀態(tài) 地址使能有效，寫操作，傳輸字節(jié)數(shù)不為 0 數(shù)據(jù)接收狀態(tài) 地址使能有效，讀操作，傳輸字節(jié)數(shù)不為 0，特殊標 志位不為 3（ Fast read） 等待狀態(tài) 4 地址使能有效，讀操作，傳輸字節(jié)數(shù)不為 0，特殊標志位為3（ Fast read） 數(shù)據(jù)傳輸狀態(tài) 寫數(shù)據(jù)到 Flash 閃存中 等待狀態(tài) 3 傳輸完成或者到達頁尾 讀狀態(tài)指令傳輸狀態(tài) 向 Flash 寫入 read status 的指令 BUSY 查詢狀態(tài) Read status 指令傳輸完成 BUSY 查詢狀態(tài) 檢查 Flash 是否 Busy 等待狀態(tài) 2 BUSY 為 0 數(shù)據(jù)接收狀態(tài) 從 Flash 中讀數(shù)據(jù) 等待狀態(tài) 2 數(shù)據(jù)傳輸完成 第四章 SPI Flash Controller 設計與實現(xiàn) 21 續(xù)表 現(xiàn)態(tài) 功能 次態(tài) 跳轉(zhuǎn)條件 等待狀態(tài) 1 等待狀態(tài) 1 指令傳輸狀態(tài) 等待 16 個系統(tǒng)時鐘 等待狀態(tài) 2 等待狀態(tài) 2 傳輸 write enable狀態(tài) 等待 16 個系統(tǒng)時鐘并且數(shù)據(jù)傳輸完成 空閑狀態(tài) 等待 16 個系統(tǒng)時鐘并且數(shù)據(jù)傳輸未完成 等待狀態(tài) 3 等待狀態(tài) 3 讀狀態(tài)指令傳輸狀態(tài) 等待 16 個系統(tǒng)時鐘 等待狀態(tài) 4 等待狀態(tài) 4 數(shù)據(jù)接收狀態(tài) 等待 8 個 SPI 時鐘 串并轉(zhuǎn)換控制邏輯 串并轉(zhuǎn)換模塊用于接收從 Flash 器件中讀回來的數(shù)據(jù)或者 Flash狀態(tài)或者廠商信息，設計中串并轉(zhuǎn)換移位寄存器會在每個 SP_CLK 的下降沿把 寄存器的數(shù)據(jù)從高位依次送到 SPI_DO 上， Flash 在 SPI_CLK 的上升沿采集 SPI_DO 線上的值并移入。 發(fā)送順序控制邏輯 發(fā)送控制邏輯采用有限狀態(tài)機實現(xiàn)，分為空閑狀態(tài)、傳輸 write enable 狀態(tài)（ WRITE ENABLE） ，指令傳輸狀態(tài) (WRITE CODE)、地址傳輸狀態(tài) (WRITE ADR)、數(shù)據(jù)傳輸狀態(tài) (WRITE DATA)、數(shù)據(jù)接收狀態(tài) (READ DATA from Flash)、 讀狀態(tài)指第四章 SPI Flash Controller 設計與實現(xiàn) 19 令傳輸狀態(tài) （ WRITE 05h） 、 BUSY 查詢狀態(tài) (READ STATUS)和 4 個不同的 WAIT狀態(tài) (WAIT_14)。 h 4A D R = 5 39。 在 SPI Flash Controller 設計中的 HE Register 總線接口模塊（ Register File） ,定義了 6 個寄存器： 控制寄存器 （ SPI_CON） ：存儲控制信號 中斷狀態(tài)寄存器 （ INT_FLAG） ：存儲中斷狀態(tài)信息 指令寄存器 （ BYTE_CODE） ： 指令 /數(shù)據(jù)個數(shù)寄存器 地址寄存器 （ SPI_ADR） ：存儲高地址 數(shù)據(jù)存儲器 （ SPI_FIFO） ：數(shù)據(jù)緩存 ID 寄存器 （ STATUS_ID） ：存儲 Flash 狀態(tài)信息 及廠商信息 SPI IP 接口設計 18 主機控 制 寄 存 器R _ R G S T _ B U SS L _ R G S T _ B U SI D 寄 存 器數(shù) 據(jù) 存 儲 器地 址 寄 存 器指 令 寄 存 器中 斷 狀 態(tài) 寄 存 器A D R = 5 39。軟體編寫成功以后，就可以將所設計的硬件部分，軟件部分綜合到一起，應用 ISE 軟件下載到 FPGA 中進行測試， 驗證正確后 得到最終的代碼設計。 SPI Flash Controller 的設計流程 設計流程如 圖 所示： 定 義 規(guī) 格 書代 碼 編 寫測 試 平 臺 編 寫仿 真綜 合軟 體 編 寫下 載軟 體 仿 真開 始 結(jié) 束對錯對錯對錯 圖 SPI 的設計流程 編寫設計代碼的前提，是搞清楚所要設計的 IP，要完成什么樣的功能。 HE register BUS 協(xié)議簡介 該 BUS 協(xié)議共有 7 類信號線，包括片選信號 R_RGST_SEL（位寬為 1）、讀信號 R_RGST_RE（位寬為 1）、寫信號 R_RGST_WE（位寬為 1）、地址信號R_RGST_ADR（位寬為 5）、寫入數(shù)據(jù)信號 R_RGST_BUS（位寬為 32）、讀出數(shù)據(jù)信號 SL_RGST_BUS（位寬為 32）、反饋信號 SL_RGST_ACK（位寬為 1）。 據(jù)權(quán)威統(tǒng)計，到目前為止， Xilinx 的 Spartan3 系列 FPGA 是工藝最先進、價格最低、單位成本最有效、 I/O 管腳最多的平臺級可編程邏輯器件，能夠滿足大部分的芯片設計驗證的需要。器件主要由可配置邏輯塊（ CLB）、輸入輸出模塊（ IOB）、基于矢量的內(nèi)部互連結(jié)構(gòu)、數(shù)字延遲鎖相環(huán)（ DLL）、先進的多級存儲器結(jié)構(gòu)組成。為了優(yōu)化結(jié)構(gòu)，降低成本， Xilinx 對 Spartan3 系列器件的內(nèi)部結(jié)構(gòu)做了部分簡化，器件的晶元大小比 m 工藝縮小了 50％。 具體利用 ISE 進行 FPGA 測試的過程包括：環(huán)境設置，新建工程，添加源文件，編寫測試文件，前仿真，綜合，布線，后仿真，配置管腳和下載測試。 在本次設計中使用的是經(jīng)過公司自己修改過的版本（ verdi） ISE 軟件簡介 Xilinx 公司的 ISE 軟件是一套用以開發(fā) Xilinx 公司的 FPGAamp。在這一階段主要是利用邏輯綜合工具，將 RTL 級的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)表），并且綜合結(jié)果也可以以原理圖的方式輸出。要想得到硬件的具體實現(xiàn)，必須將行為方式的 Verilog HDL 程序改為 RTL 方式的程序。在行為描述階段并不真正考慮實際的算法和操作用什么方法來實現(xiàn)，注意力主要集中在系統(tǒng)的結(jié)構(gòu)和工作過程能否達到設計要求方面。 Verilog HDL 的設計流程 在用 Verilog HDL 進行硬件設計的過程中，開發(fā)人員通 常是將設計分層三個層次進行設計。設計者首先根據(jù)電路體系接口定義頂層模塊。 第三章 SPI Flash Controller 設計環(huán)境 9 數(shù)字電路設計方法 數(shù)字電路設計中主要有兩種基本的設計方法：自底向上和自頂向下設計方法。 vi 的命令幾乎全部都可以在 vim上使用 。 VI 編輯器并不是一個排版程序，它不像 Word 或 WPS那樣可以對字體、格式、段落 等其他屬性進行編排，它只是一個文本編輯程序。盡管在 Linux 上也有很多圖形界面的編輯器可用，但 VI 在系統(tǒng)和服務器管理中的 功 能是那些圖形編輯器所無法比擬的。 Linux 操作系統(tǒng)軟件包不僅包括完整的 Linux 操作系統(tǒng)，而且還包括了文本編輯器、高級 語言編譯器等應用軟件。其目的是建立不受任何商品化軟件的版權(quán)制約的、全世界都能自由使用的 Unix 兼容產(chǎn)品。 20xx 年公布的 Verilog IEEE 1364— 20xx 標準，使得 Verilog 語言在綜合和仿真性能方面有了大幅度的提高。 但是 Verilog HDL 和 VHDL 又各有其自己的特點。 1989 年 Cadence Design Systems 公司收購了 GDA 公司，并于 1990年公開 Verilog HDL語言， 極大地推動了 Verilog HDL 的發(fā)展。 SPI_CS_B 是從機的標志管腳，在互相通信的兩個 SPI 總線的器件， SPI_CS_B 管腳的電平低的是從機，相反 SPI_CS_B管腳的電平高的是主機。 第二章 SPI Flash Controller 簡介 5 最后， SPI 接口的一個缺點：沒有指定的流控制，沒有應答機制確認是否接收到數(shù)據(jù)。這句話有 2 層意思：其一，主設備 SPI 時鐘和極性的配置應該由外設來決定；其二，二者的配置應該保持一致，即主設備的 SDO 同從設備的 SDO配置一致，主設備的 SDI 同從設備的 SDI 配置一致。也就是說主設備通過對 SCLK 時鐘線的控制可以完成對通訊的控制。這樣，在至少 8 次時鐘信號的改變（上沿和下沿為一次），就可以完成 8 位數(shù)據(jù)的傳輸。通訊是通過數(shù)據(jù)交換完成的， SPI 是串行通訊協(xié)議，也就是說數(shù)據(jù)是一位一位的傳輸?shù)?。所有基?SPI 的設備共有的 PIN 腳 ，它們是 SDI（數(shù)據(jù)輸入）， SDO