第4講__nios_ii_外圍設(shè)備__標(biāo)準(zhǔn)系統(tǒng)搭建-文庫吧資料
2025-02-26 02:08本頁面
【正文】 IRQ)； – 可選擇設(shè)定為看門狗定時(shí)器 ， 計(jì)算到達(dá) 0時(shí)復(fù)位系統(tǒng) ； – 可選擇輸出周期性脈沖 ， 在定時(shí)器計(jì)算到達(dá) 0時(shí)輸出脈沖 ； – 可由軟件啟動(dòng) 、 停止或復(fù)位定時(shí)器 ； – 可由軟件使能或屏蔽定時(shí)器中斷 。 – 管理 FPGA配置數(shù)據(jù) 。 EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 EPCS控制器可用于： – 在 EPCS器件中存儲(chǔ)程序代碼 。 帶 Avalon接口的 EPCS設(shè)備控制器內(nèi)核（ “EPCS控制器 ”）允許 NiosII系統(tǒng)訪問 Altera EPCS串行配置器件。如果用戶程序較大，超出了所能定制的最大 片 上 ram容 量，則也可以將程序放在 sdram中運(yùn)行 SDRAM控制器內(nèi)核 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲(chǔ) ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) ram/rom片上存儲(chǔ) ? 使用 FPGA內(nèi)部 RAM資源，可以構(gòu)成 RAM或ROM，速度快，特別在調(diào)試時(shí)因?yàn)楹苌偈芡獠窟B線等因素的限制很有用。該 SDRAM控制器總是執(zhí)行明確的預(yù)充電命令。該值由 CAS的等待時(shí)間決定。 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時(shí) 允許值： 默認(rèn)值： 20ns 描述： ACTIVE到 READ或 WRITE延時(shí)。 SDRAM控制器內(nèi)核 刷新命令 (t_rfc)的持續(xù)時(shí)間 允許值： 默認(rèn)值： 70ns 描述：自動(dòng)刷新周期。典型的SDRAM每 64ms需要 4,096刷新命令，通過每64ms/4,096=刷新命令來符合這個(gè)要求。 SDRAM控制器內(nèi)核 初始化刷新周期 允許值： 18 默認(rèn)值： 2 描述：復(fù)位后，該值指定 SDRAM控制器將執(zhí)行多少個(gè)刷新周期作為初始化序列的一部分。該默認(rèn)的存儲(chǔ)器模型加速創(chuàng)建的過程和檢驗(yàn)使用SDRAM控制器的系統(tǒng)。當(dāng)設(shè)為 Yes時(shí)， addr,dq和 dqm管腳在系統(tǒng)內(nèi)可與三態(tài)橋共享。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。 SDRAM控制器內(nèi)核 地址寬度設(shè)計(jì) －列 允許值： =8，且小于行的值 默認(rèn)值： 8 描述： 列地址位的數(shù)目。該值確定 addr總線的寬度。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。通過使用多個(gè)片選信號(hào)， SDRAM控制器可組合多個(gè)SDRAM芯片為一個(gè)存儲(chǔ)器子系統(tǒng)。具體數(shù)值請(qǐng)查閱 SDRAM數(shù)據(jù)手冊(cè)。 Memory Profile ： 用于指定 SDRAM的結(jié)構(gòu)。 fMAX(最高時(shí)鐘頻率 )：目標(biāo) FPGA的系列和整個(gè)硬件設(shè)計(jì)都會(huì)影響硬件設(shè)計(jì)可實(shí)現(xiàn)的最高時(shí)鐘頻率。 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 PPL(片內(nèi)鎖相環(huán) )：通常用于調(diào)整 SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差。 SDRAM控制器不支持禁能的時(shí)鐘模式。在 Input Options選項(xiàng)單我們配置了上升沿觸發(fā)，生成中斷請(qǐng)求的模式 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲(chǔ) ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 SDRAM控制器內(nèi)核提供一個(gè)連接片外 SDRAM芯片的 Avalon接口，并可以同時(shí)連接多個(gè) SDRAM芯片。 并行輸入 /輸出內(nèi)核 添加 Led_pio 發(fā)光二極管 LED PIO設(shè)置和 button_pio類似，只是模式是 Output ports only，不再需要中斷生成，本例中配置了 8位的 LED輸出。 說明：中斷只有高電平中斷，如果希望低電平時(shí)中斷，則需在該 I/O輸入引腳前加一個(gè)“非 ”門。 Edge：邊沿捕獲寄存器相應(yīng)位為 1且中斷使能，則 PIO內(nèi)核產(chǎn)生一個(gè) IRQ。 ” 并行輸入 /輸出內(nèi)核 ?－ PIO 內(nèi) 核 配 置 選 項(xiàng) 雙擊 并行輸入 /輸出內(nèi)核 PIO 內(nèi) 核 配 置 選 項(xiàng) Basic Settings 選項(xiàng)卡 I/O口寬度 ：可設(shè)置為1～ 32的任何整數(shù)值。 “① 該寄存器是否存在取決于硬件的配置。如果該寄存器不存在，那么讀寄存器將返回未定義的值，寫寄存器無效。 3 邊沿捕獲寄存器 ①② R/W 當(dāng)邊沿事件發(fā)生時(shí)對(duì)應(yīng)位置 1。 2 中斷屏蔽寄存器 ① R/W 使能或禁止每個(gè)輸入端口的 IRQ。 CPU通過寄存器控制 I/O端口行為 PIO內(nèi)核結(jié)構(gòu)框圖 并行輸入 /輸出內(nèi)核 ? PIO內(nèi)核寄存器描述 偏移量 寄存器名稱 R/W (n1) … 2 1 0 0 數(shù)據(jù)寄 存器 讀訪問 R 讀入輸入引腳上的邏輯電平值 寫訪問 W 向 PIO輸出口寫入新值 1 方向寄存器 ① R/W 控制每個(gè) I/O口的輸入輸出方向。 CPU通過 I/O寄存器控制 I/O端口的行為。 2. 通用 I/O端口既連接到片內(nèi)邏輯又連接到外部設(shè)備的 FPGA I/O管腳。 主要介紹： – 硬件結(jié)構(gòu) ； – 內(nèi)核的特性核接口 ； – SOPC Builder中各內(nèi)核的配置選項(xiàng) 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲(chǔ) ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ?
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