【正文】 位。 ?LOGO 定時器內(nèi)核 ? － 定 時 器 內(nèi) 核 配 置 選 項 CFI控制器框圖 Timeout pulse： ? 使能：定時器到 0時，timeout_pulse輸出一個時鐘周期的高電平。 Start/Stop control bits： ? 使能：主控制可通過寫 START和STOP位來啟動和停止定時器。 ? 禁能：計數(shù)器的狀態(tài)僅通過狀態(tài)寄存器或 IRQ信號來檢測。 ? 禁能：向下計數(shù)周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 ?LOGO 定時器內(nèi)核 ? － 定 時 器 內(nèi) 核 配 置 選 項 CFI控制器框圖 Preset Configurations： 可選擇的預(yù)定義的硬件配置。 ? 當(dāng)計數(shù)器計數(shù)到達 0時： ? 如果 IRQ被使能，則產(chǎn)生一個 IRQ ? （可選的）脈沖發(fā)生器輸出有效持續(xù)一個時鐘周期 ? （可選的）看門狗輸出復(fù)位系統(tǒng) ?LOGO 定時器內(nèi)核 ? 定時器寄存器描述 偏移量 名稱 R/W 位描述 15 … 5 3 2 1 0 0 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超時周期－ 1（位 15..0） 3 periodh RW 超時周期－ 1（位 31..16） 5 snapl RW 計數(shù)器快照（位 15..0） 5 snaph RW 計數(shù)器快照（位 31..16） EPCS控制器結(jié)構(gòu)框圖 STOP START ITOPeriod注： *表示該位保留 ， 讀取值未定義 。 ?LOGO 定時器內(nèi)核 ? 定時器內(nèi)核綜述 定時器可進行的基本操作如下所述： ? 內(nèi)部計數(shù)器計數(shù)減到 0，立即從周期寄存器開始重新裝載。 ?LOGO 定時器內(nèi)核 ? 定時器內(nèi)核綜述 EPCS控制器結(jié)構(gòu)框圖 Status Control Periodh Periodl Snaph Snapl 控制 邏輯 計數(shù)器 寄存器文件 Timeout pulse IRQ Reset 數(shù)據(jù)總線 地址總線 （ 看門狗 ） Avanlon 總線從機 接口到內(nèi) 核邏輯 ?LOGO 定時器內(nèi)核 ? 定時器內(nèi)核綜述 定時器可進行的基本操作如下所述： ? Avalon主控制器通過對控制寄存器執(zhí)行不同的寫操作來控制： ? 啟動和停止定時器 ? 使能 /禁能 IRQ ? 指定單次減 1計數(shù)或連續(xù)減 1計數(shù)模式 ? 處理器讀狀態(tài)寄存器獲取當(dāng)前定時器的運行信息。 通過直接控制 EPCS設(shè)備來進行讀寫操作的頭文件和源文件 。 EPCS控制器提供了硬件的底層接口和 HAL驅(qū)動程序。 ?LOGO EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 EPCS控制器結(jié)構(gòu)框圖 BootLoader ROM EPCS控制器 配置存 儲空間 通用存 儲空間 EPCS配置器件 Avalon 總線 NiosII CPU 片內(nèi)外設(shè) Altera FPGA 存儲 FPGA配置數(shù)據(jù) 剩余空間可用于存儲用戶非易失性數(shù)據(jù)。 ? 存儲非易失性數(shù)據(jù)。 Altera提供集成到NiosII硬件抽象層 (HAL)系統(tǒng)庫的驅(qū)動程序，允許用戶使用 HAL應(yīng)用程序接口 (API)來讀取和編寫 EPCS器件。 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 ?LOGO EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 Altera EPCS 串行配置器件 (EPCS1和 EPCS5)，它可用于存儲程序代碼、非易失性程序數(shù)據(jù)和 FPGA配置數(shù)據(jù)。 ?LOGO CFI控制器內(nèi)核 ? 軟件編程 Avalon主控制器可以直接讀 Flash芯片。 Hold： write信號無效后， chipselect信號無效前所需要的時間。 Setup： chipselect有效后， read或 write信號有效前所需的時間。 Board Info ： 用于映射 CFI控制器目標(biāo)系統(tǒng)板元件的已知芯片。 Size ： ?地址寬度： Flash地址總線寬度。 ?LOGO CFI控制器內(nèi)核 ? CFI控制器內(nèi)核綜述 片上外設(shè)Avalon三態(tài)橋Avalon主控制器（e g . C P U ）MSSAvalon交換構(gòu)架SMMFlash其它ENBFlash儲存器S其它儲存器SShipSelectread_n,write_nShipSelectread_n,write_nSAvalon 主控制器接口Avalon 從控制器接口Altera FPGA三態(tài)緩沖器CFI控制器框圖 ?LOGO CFI控制器內(nèi)核 ? － CFI 控 制 器 內(nèi) 核 設(shè) 置 CFI控制器框圖 Attributes ： 用于完成 Presets、 size 和 Board Info這 3個選項的設(shè)定。驅(qū)動程序提供了遵循 CFI接口規(guī)范的 Flash存儲器的通用訪問函數(shù)。處理器訪問 SDRAM控制器不需要軟件驅(qū)動程序。該 SDRAM控制器總是執(zhí)行明確的預(yù)充電命令。該值由 CAS的等待時間決定。 ?LOGO SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時 ?允許值： ?默認值： 20ns ? 描述： ACTIVE到 READ或WRITE延時。 ?LOGO SDRAM控制器內(nèi)核 刷新命令 (t_rfc)的持續(xù)時間 ?允許值： ?默認值： 70ns ? 描述：自動刷新周期。典型的SDRAM每 65ms需要 5,096刷新命令，通過每65ms/5,096=個刷新命令來符合這個要求。 ?LOGO SDRAM控制器內(nèi)核 初始化刷新周期 ?允許值： 18 ?默認值： 2 ? 描述：復(fù)位后，該值指定SDRAM控制器將執(zhí)行多少個刷新周期作為初始化序列的一部分。該默認的存儲器模型加速創(chuàng)建的過程和檢驗使用SDRAM控制器的系統(tǒng)。當(dāng)設(shè)為Yes時， addr,dq和 dqm管腳在系統(tǒng)內(nèi)可與三態(tài)橋共享。具體數(shù)值請查閱 SDRAM數(shù)據(jù)手冊。 ?LOGO SDRAM控制器內(nèi)核 地址寬度設(shè)計 －列 ? 允許值： =8，且小于行的值 ? 默認值： 8 ? 描述： 列地址位的數(shù)目。該值確定 addr總線的寬度。具體數(shù)值請查閱 SDRAM數(shù)據(jù)手冊。通過使用多個片選信號， SDRAM控制器可組合多個 SDRAM芯片為一個存儲器子系統(tǒng)。具體數(shù)值請查閱 SDRAM數(shù)據(jù)手冊。 Memory Profile ： 用于指定 SDRAM的結(jié)構(gòu)。 fMAX(最高時鐘頻率 )：目標(biāo) FPGA的系列和整個硬件設(shè)計都會影響硬件設(shè)計可實現(xiàn)的最高時鐘頻率 。 ?LOGO SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 PPL(片內(nèi)鎖相環(huán) )：通常用于調(diào)整 SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差 。 SDRAM控制器不支持禁能的時鐘模式。 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 ?LOGO SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 SDRAM控制器內(nèi)核提供一個連接片外 SDRAM芯片的 Avalon接口，并可以同時連接多個 SDRAM芯片。 該文件定義了內(nèi)核的寄存器映射并提供硬件設(shè)備訪問宏定義 。 ?LOGO 并行輸入 /輸出內(nèi)核 ? － PIO 內(nèi) 核 配 置 選 項 Sim