數(shù)字電子技術(shù)基礎(chǔ)(第五版)閻石課件(參考版)
2025-01-27 13:39本頁(yè)面
【正文】 CC 12 CC 12 122023年 71 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 謝謝觀看 /歡迎下載 BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAITH 。當(dāng) =11時(shí)，輸出的是 來(lái)自開(kāi)關(guān)矩陣的信號(hào)，而 =10時(shí)輸出的反相以后的來(lái)自開(kāi) 關(guān)矩陣的信號(hào)。 當(dāng) 被編程為低電平時(shí)，電路 工作在輸出方式，輸出端的三 態(tài)緩沖器為工作狀態(tài)。開(kāi)發(fā)系統(tǒng)軟件大體 上可以分為匯編型，編譯型和原理圖收集型三 種。 PLD開(kāi)發(fā)系統(tǒng)包括軟件和硬件倆部分。為此，一些 PLD的生產(chǎn)商和軟件公司 相繼研制成了各種功能完善，高效率的 PLD開(kāi)發(fā) 系統(tǒng)。 2023年 56 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 圖 石英晶體振蕩器電路 2023年 57 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 圖 裝載過(guò)程的流程圖 2023年 58 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 PLD的編程 隨著 PLD集成度的不斷提高， PLD的編程也 日益復(fù)雜，設(shè)計(jì)的工作量也越來(lái)越大。裝載的操作有不同模式，由模式選擇信號(hào) 指定，有主，從模式之分和數(shù)據(jù)并行輸入，串行輸入模式之分。 裝載過(guò)程接通電源后自動(dòng)開(kāi)始，也可以由外加控制信號(hào)啟動(dòng)。整個(gè)裝載過(guò)程是 FPGA內(nèi)的控制電路操作下自動(dòng)進(jìn)行的。 2023年 53 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 圖 用直接連線(xiàn)實(shí)現(xiàn)連接 為了減少傳輸延遲 時(shí)間和簡(jiǎn)化編程， 在相鄰的 CLB中還 設(shè)置了直接連線(xiàn)， 如圖所示。圖編程情況下的連接狀態(tài)。 圖 FPGA 內(nèi)部的互連資源 2023年 51 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 圖 開(kāi)關(guān)矩陣和可編程連接點(diǎn) 圖 可編連接點(diǎn)的布置圖。這些互連資源可 以分為三類(lèi)，既金屬線(xiàn)，開(kāi)關(guān)矩陣 SM和可編程接點(diǎn) PIP。每個(gè) CLB的電路中包含 組合路基電路，存儲(chǔ)電路和由一些數(shù)據(jù)選擇器 組成的內(nèi)部控制電路，如圖所示。這些代碼都存放在 FPJA內(nèi)部的編程數(shù)據(jù)存儲(chǔ)器中。在圖中所用的數(shù)據(jù)選擇器符號(hào)上只標(biāo)出了數(shù)據(jù)輸入端和數(shù)據(jù)輸出端省略了地址輸入端。 現(xiàn)場(chǎng)可編程門(mén)陣列（ FPGA） 2023年 43 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 圖 FPGA的基本結(jié)構(gòu)框圖 2023年 44 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 一， IOB X C 2064是 Xilinx公司 FPGA器件中結(jié)構(gòu)比較簡(jiǎn)單的一種，它一共有 56個(gè)可編程的 I/O端。它由三種 可編的單元是輸入 /輸出模塊 IOB（ I/O B1ock）， 可編程邏輯模塊 CLB（ Configurable Logic Block） 和互連資源 IR（ Interconnect Resource）。 典型的 GAL設(shè)計(jì)流程圖如圖所示。硬件開(kāi)發(fā)工具有編程器，軟件開(kāi)發(fā)工具有 ABELHDL程序設(shè)計(jì)語(yǔ)言和相應(yīng)的編譯程序。 通用陣列邏輯 GAL 2023年 25 新疆大學(xué)信息科學(xué)與工程學(xué)院 數(shù)字電路課題組 要使用 GAL器件，就要先進(jìn)行設(shè)計(jì)。另外， GAL的邏輯結(jié)構(gòu)采用了輸出邏輯宏單元OLMC， 可以根據(jù)應(yīng)用的不同配置成不同的輸出結(jié)構(gòu)。它的基本結(jié)構(gòu)與 PAL相同，即“與陣列可編程或陣列可固定”。第八章 可編程邏輯器件 ? 概述 ? 現(xiàn)場(chǎng) 可編程邏輯陣列 （ FPLA） ? 可編程陣列邏輯 （ PAL） ? 通用陣列邏輯
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