vga彩條信號顯示控制器的設(shè)計eda技術(shù)課程設(shè)計(參考版)
2025-07-16 20:43本頁面
【正文】 附2 系統(tǒng)原理圖圖16 系統(tǒng)原理圖附圖116。 B=GRB(1) 。 R=GRB(2) 。 HS=HS1 。 END IF。 ELSIF LL 420 THEN GRBY = 001。 ELSIF LL 300 THEN GRBY = 011。 ELSIF LL 180 THEN GRBY = 101。 IF LL 60 THEN GRBY = 111。 ELSE GRBX = 000。 ELSIF CC 19 THEN GRBX = 010。 ELSIF CC 13 THEN GRBX = 100。 像素點 ELSIF CC 6 THEN GRBX = 110。 END PROCESS。139。039。 END IF。 場同步 ELSE VS1 = 39。 PROCESS( CC,LL ) BEGIN IF LL 479 THEN VS1 = 39。 END IF。 ELSE CC = CC + 1。139。 PROCESS( FCLK ) BEGIN IF FCLK39。 END IF。 ELSE LL = LL + 1。039。 PROCESS( CCLK ) BEGIN IF CCLK39。 FCLK =FS(3)。 END IF。 ELSE FS =(FS+1)。139。 PROCESS( CLK ) BEGIN IF CLK39。 END IF。 ELSIF MMD = 10 THEN GRBP =GRBX XOR GRBY。 PROCESS( MMD ) BEGIN IF MMD= 00 THEN GRBP =GRBX。 END IF。 ELSE MMD =MMD + 1。039。 PROCESS( MD ) BEGIN IF MD39。 GRB(3)=(GRBP(3)XOR MD)AND HS1 AND VS1。 SIGNAL GRB :STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL GRBY :STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL LL :STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL FS :STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE behav OF COLOR IS SIGNAL HS1,VS1,FCLK,CCLK :STD_LOGIC。 HS,VS,R,G,B :OUT STD_LOGIC )。USE 。參考文獻(xiàn)[1] [ M ].高等教育出版社，2007[2] 潘松，[ M ].北京:科學(xué)出版社, 2002.[3] （模擬部分）第四版[ M ].北京：高等教育出版社，2001[4] 喬廬峰，[ M ].電子工業(yè)出版社,2005附1 源程序代碼LIBRARY IEEE。通過這次實驗，通過VGA顯示實驗，我加深了對EDA技術(shù)的理解，初步掌握了QuartusII軟件圖形編輯的使用。實驗中，需要對每一個端口指定器件的引腳，在引腳指定過程中需要參照開發(fā)系統(tǒng)所給的I/O端口映射表，通過開發(fā)平臺上每個I/O器件附近的I/O編號，在映射表中找到相應(yīng)的引腳名，填入相應(yīng)的對話框。實驗中我進(jìn)一步熟悉了數(shù)字系統(tǒng)VHDL設(shè)計和仿真的流程，加深了對QuartusII軟件使用的理解。這一點是用VHDL語言進(jìn)行設(shè)計數(shù)字邏輯電路的共同點，是我們學(xué)習(xí)過程中必須掌握的內(nèi)容。點
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