vga彩條信號顯示控制器的設(shè)計(jì)_eda技術(shù)課程設(shè)計(jì)(參考版)
2025-03-07 19:30本頁面
【正文】 END behav。G=GRB(3) 。 VS=VS1 。 END PROCESS。 ELSE GRBY =000。 ELSIF LL 360 THEN GRBY = 010。 ELSIF LL 240 THEN GRBY = 100。 行間隔 ELSIF LL 130 THEN GRBY = 110。 END IF。 ELSIF CC 21 THEN GRBX = 001。 ELSIF CC 16 THEN GRBX = 011。 ELSIF CC 9 THEN GRBX = 101。 PROCESS(CC,LL)BEGIN IF CC 2 THEN GRBX = 111。 END IF。 行同步 ELSE HS1 = 39。 IF CC 20 THEN HS1 = 39。139。039。 END PROCESS。 END IF。 THEN IF CC= 26 THEN CC = 00000。EVENT AND FCLK = 39。 END PROCESS。END IF。 THEN IF LL = 481 THEN LL =000000000。EVENT AND CCLK = 39。 CCLK =CC(4)。 END PROCESS。 END IF。THEN IF FS = 10 THEN FS = 0000。EVENT AND CLK =39。 END PROCESS。 ELSE GRBP = 000。 ELSIF MMD =01 THEN GRBP =GRBY。 END PROCESS。END IF。THEN IF MMD = 10 THEN MMD= 00。EVENT AND MD = 39。 GRB(1)=(GRBP(1)XOR MD)AND HS1 AND VS1。 BEGIN GRB(2)=(GRBP(2)XOR MD)AND HS1 AND VS1。 SIGNAL GRBP :STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL GRBX :STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL CC :STD_LOGIC_VECTOR(4 DOWNTO 0)。 SIGNAL MMD :STD_LOGIC_VECTOR(1 DOWNTO 0)。 END COLOR。 ENTITY COLOR IS PORT( CLK,MD :IN STD_LOGIC。 USE 。我接觸了使用 VHDL編程的一些基本技術(shù)和方法，初步掌握 QuartusII軟件的使用方法以及硬件編程下載的基本技能，對以后 EDA的繼續(xù)學(xué)習(xí)奠定了基礎(chǔ)。這一應(yīng)該特別小心，也是實(shí)驗(yàn)最后成敗的最為關(guān)鍵的一步。 在實(shí)驗(yàn)中，打開 QuartusII軟件，建立一個(gè)新的工程時(shí)在寫頂層實(shí)體名時(shí)，實(shí)體名、文件名必須和建立工程時(shí)所設(shè)定的頂層實(shí)體名相同，這樣才不會(huì)出錯(cuò)，這一點(diǎn)是我們使用 QuartusII軟件時(shí)經(jīng)常犯的錯(cuò)誤之一。 而在編寫 vhdl源文件的過程中，我加深了對信號和變量的延時(shí)區(qū)別的理解和對 process“ 內(nèi)部串行外部并行 ” 的理解。 河南城建學(xué)院本科課程設(shè)計(jì)報(bào)告 9 圖 9 GW48 系列 SOPC/EDA 開發(fā)板仿真圖 河南城建學(xué)院本科課程設(shè)計(jì)報(bào)告 10 圖 10 顯示器橫彩條顯示 圖 11 顯示器豎彩條顯示 河南城建學(xué)院本科課程設(shè)計(jì)報(bào)告 11 圖 12 顯示器方格顯示 圖 13 顯示器橫彩條顯示 河南城建學(xué)院本科課程設(shè)計(jì)報(bào)告 12 圖 14顯示器豎彩條顯示 圖 15 顯示器橫彩條顯示 河南城建學(xué)院本科課程設(shè)計(jì)報(bào)告 13 5 課程設(shè)計(jì)體會(huì) 在程序的編寫過程中，我們應(yīng)該首先分析各個(gè)端口的優(yōu)先級順序，這一點(diǎn)就可以利用 if語句首先進(jìn)行判斷。 在 quartusⅡ軟件中，選擇 tools/programmer，選擇 Hardware Settings，然后添加 USB_Blaster。復(fù)位信號 clr 引腳用按鍵 1進(jìn)行控制鎖定為 PIN_G20，其余數(shù)碼管的使能端引腳分配見上圖。 h 1 河南城建學(xué)院本科課程設(shè)計(jì)報(bào)告 8 4 EDA硬件調(diào)試與實(shí)現(xiàn) 硬件調(diào)試 ⑴打開 QuartusⅡ ，建立進(jìn)程，進(jìn)程的名字和程序的名字相同； ⑵打開新建選擇 VHDL File,然后把程序輸入進(jìn)去； ⑶保存文件點(diǎn)擊軟件頁面上方的編譯按鍵進(jìn)行編譯； ⑷編譯成功后，進(jìn)行軟件仿真，點(diǎn)擊 File 選擇 Vector Waveform File,然后點(diǎn)擊鼠標(biāo)右鍵選 inset node or bus 鍵，把腳碼輸入進(jìn)去，再進(jìn)行腳碼設(shè)定； ⑸然后保存，點(diǎn)擊 Assigment 中的 settings 選擇時(shí)序仿真，進(jìn)行程序的時(shí)序仿真； ⑹時(shí)序仿真成功后，點(diǎn)擊上方 Assigment Editor 鍵進(jìn)行腳碼鎖定； 腳碼鎖定中選用模式 5。 h 0 2 A d d 39 39。 h 0 C C [ 4 . . 0 ]L e s s T h a n 35 39。 h 1 A C C ~[ 4 . . 0 ]5 39。 h 0 0 0 Eq u a l 41 39。 h 1 0 L e s s T h a n 55 39。 h 0 F 0 L e s s T h a n 19 39。 h 1 6 8 L e s s T h a n 1 39 39。 h 0 B 4 L e s s T h a n 99 39。 h 1 Eq u a l 02 39。 h 7 G R BP~5Eq u a l 22 39。 h 6 G R BX [ 3 . . 1 ]3 39。 h 0 G R BX ~[ 7 . . 5 ]3 39。 h 1 3 L L [ 8 . . 0 ]G R BX ~[ 2 . . 1 ]2 39。 h 1 4 HSL e s s T h a n 85 39。 h 0 1
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