畢業(yè)論文-四路智力競(jìng)賽搶答器設(shè)計(jì)(參考版)
2025-06-28 15:01本頁(yè)面
【正文】 END ARCHITECTURE ART。 DD1=POINTS_D1。 BB1=POINTS_B1。 END IF。 END IF。 else t:=0。139。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。139。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。139。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。139。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 then t:=t+1。 ELSIF ADD=39。 POINTS_C1:=0000。 THEN POINTS_A1:=0000。) THEN IF RST=39。EVENT AND clk=39。 VARIABLE t:integer range 0 to 2500000。 VARIABLE POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS,clk) IS VARIABLE POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 CC1,DD1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ADD: IN STD_LOGIC。 USE 。 （6）倒計(jì)時(shí)計(jì)數(shù)模塊JFQ的VHDL程序： LIBRARY IEEE。 END PROCESS。 QA=TMPA。 END IF。 ELSE TMPA:=TMPA1。 ELSE TMPB:=TMPB1。 THEN IF TMPA=0000 THEN TMPA:=1001。 ELSIF EN=39。 THEN TMPA:=DA。 THEN IF LDN=39。EVENT AND clock=39。 TMPB:=0000。039。 VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。 END IF。139。 THEN IF DB=1001 THEN DB=0000。 IF TB=39。 END IF。139。 THEN IF DA=1001 THEN DA=0000。 then IF TA=39。event and clock=39。 DB=0000。039。 end process。 end if。139。 else tempcounter=0。 elsif tempcounter5000000 then clock=39。 if tempcounter2500000 then clock=39。139。 BEGIN process(clk) begin if(clk39。 signal tempcounter: integer range 0 to 5000000。 ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 TA,TB: IN STD_LOGIC。 USE 。 （5）定時(shí)模塊的VHDL程序： LIBRARY IEEE。 END PROCESS。 END IF。039。039。039。039。 STATES=W4。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 ELSIF (A=39。039。139。039。039。139。039。139。139。 STATES=W2。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 ELSIF (A=39。039。039。039。139。139。139。139。039。139。 ELSIF CLK39。D1=39。C1=39。B1=39。 A1=39。039。 CONSTANT W4: STD_LOGIC_VECTOR:=0100。 CONSTANT W2: STD_LOGIC_VECTOR:=0010。 END ENTITY QDJB。 A1,B1,C1,D1: OUT STD_LOGIC。 CLK: IN STD_LOGIC。 USE 。end rtl。 end if。 seg=0000000。 seg=JSXS2。 seg=JSXS1。 seg=D1。 seg=C1。 seg=B1。 seg=A1。 seg=ZBXS。) then t:=t+1。event and clk_fresh=39。process(clk_fresh)位選信號(hào)（掃描時(shí)間1MS）variable t : std_logic_vector(2 downto 0)。 end if。039。 else t:=0。 elsif t20000 then clk_fresh=39。 if t10000 then clk_fresh=39。139。定時(shí)1MSbegin if clk39。architecture rtl of seg issignal clk_fresh : std_logic。 輸出7位seg數(shù)據(jù)； segcs : out std_logic_vector(7 downto 0))。 JSXS2:in std_logic_vector(6 downto 0)。 ZBXS:in std_logic_vector(6 downto 0)。 C1:in std_logic_vector(6 downto 0)。 A1:in std_logic_vector(6 downto 0)。use 。use 。 END ARCHITECTURE ART。 END CASE。8 when 1001 =DOUT7=0010000。6 when 0111 =DOUT7=1111000。4 when 0101 =DOUT7=0010010。2 when 0011 =DOUT7=0110000。0
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