【正文】 掃描顯示揚(yáng)聲器組別顯示主持人復(fù)位時間到搶答信號計 分 電 路答題計時電路 第一信號輸出第一信號鑒別,鎖存加分復(fù)位減分 系統(tǒng)框圖搶答器中各個模塊由VHDL實現(xiàn)后，利用EDA工具對各模塊進(jìn)行了時序仿真（Timing Simulation），其目的是通過時序可以更清楚的了解程序的工作過程。設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。（一）功能強(qiáng)大VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)。VHDL比其它硬件描述語言相比有以下優(yōu)點： （1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。2 EDA、VHDL簡介 EDA技術(shù)在初始狀態(tài)時，主持人可以設(shè)置答題時間的初始值。通過課程設(shè)計深入理解VHDL語言的精髓和掌握運(yùn)用所學(xué)的知識，達(dá)到課程設(shè)計的目標(biāo)。四路智力競賽搶答器設(shè)計1 引言無論是在學(xué)校、工廠、軍隊還是益智性電視節(jié)目, 都會舉辦各種各樣的智力競賽, 都會用到搶答器。 設(shè)計的基本內(nèi)容本文是設(shè)計的一個四路智力競賽搶答器，利用VHDL設(shè)計搶答器的各個模塊，并使用EDA 工具對各模塊進(jìn)行仿真驗證。在主持人對搶答組別進(jìn)行確認(rèn)，并給出倒計時計數(shù)開始信號以后，搶答者開始回答問題。 EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機(jī)軟件系統(tǒng)，是指以計算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計。 硬件描述語言——VHDL VHDL的簡介有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計。程序設(shè)計的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。 鑒別鎖存模塊的關(guān)鍵是準(zhǔn)確判斷出第一搶答者并將其鎖存，實現(xiàn)的方法可使用觸發(fā)器或鎖存器，在得到第一信號后將輸入封鎖，使其它組的搶答信號無效。039。EVENT AND CLK=39。AND D=39。 D1=39。139。039。AND C=39。 C1=39。139。039。 B1=39。 END IF。本模塊由比較器C1和C2，基本RS觸發(fā)器和三極管T1組成。139。 END IF。 END IF。 ELSIF clock39。139。 END IF。并將分?jǐn)?shù)顯示在計分屏幕上。) THEN IF RST=39。 then t:=t+1。139。139。 BB1=POINTS_B1。搶答者和觀眾則通過顯示屏幕上的分?jǐn)?shù)來判別競賽都之間的成績。 seg=ZBXS。 seg=D1。 end if。它不僅僅是一個學(xué)習(xí)新知識新方法的好機(jī)會，同時也是對我所學(xué)知識的一次綜合的檢驗和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。USE 。039。END RTL。0 when 0001 =DOUT7=1111001。8 when 1001 =DOUT7=0010000。use 。 JSXS2:in std_logic_vector(6 downto 0)。139。039。) then t:=t+1。 seg=C1。 seg=0000000。 CLK: IN STD_LOGIC。 CONSTANT W4: STD_LOGIC_VECTOR:=0100。C1=39。039。139。 ELSIF (A=39。) THEN A1=39。 STATES=W2。139。039。AND D=39。 D1=39。039。 （5）定時模塊的VHDL程序： LIBRARY IEEE。 ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 if tempcounter2500000 then clock=39。 end if。event and clock=39。 END IF。 END IF。 TMPB:=0000。 ELSIF EN=39。 END IF。 USE 。 ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS,clk) IS VARIABLE POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)。) THEN IF RST=39。 then t:=t+1。139。139。 BB1=POINTS_B1。 DD1=POINTS_D1。 else t:=0。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 THEN POINTS_A1:=0000。 VARIABLE POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 ADD: IN STD_LOGIC。 QA=TMPA。 THEN IF TMPA=0000 THEN TMPA:=1001。EVENT AND clock=39。 END PROCESS。 IF TB=39。 then IF TA=39。 end process。 elsif tempcounter5000000 then clock=39。 signal tempcounter: integer range 0 to 5000000。 USE 。039。 STATES=W4。) THEN A1=39。 ELSIF (A=39。039。139。 B1=39。AND B=39。039。139。D1=39。039。 A1,B1,C1,D1: OUT STD_LOGIC。 end if。 seg=D1。 seg=ZBXS。 end if。 if t10000 then clk_fresh=39。 輸出7位seg數(shù)據(jù)； segcs : out std_logic_vector(7 downto 0))。 A1:in std_logic_vector(6 downto 0)。 END CASE。2 when 0011 =DOUT7=0110000。 USE 。EVENT AND CP=39。 CLR:IN STD_LOGIC。在設(shè)計中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。end rtl。 seg=JSXS1。 seg=A1。顯示部分采用動態(tài)掃描4 位LED 顯示接口電路, LED 動態(tài)顯示是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式, 其接口電路是把所有顯示器的