【正文】 when 0001 =DOUT7=1111001。 END YMQ。 ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。END RTL。 END IF。 THEN Q=39。EVENT AND CP=39。039。039。END SCN。 CLR:IN STD_LOGIC。USE 。如果沒有她嚴(yán)謹(jǐn)細(xì)致、一絲不茍地批閱和指正，本文很難在這個短時間內(nèi)完成。用VHDL硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計方法必將在未來的數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。在設(shè)計中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計和設(shè)計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。它不僅僅是一個學(xué)習(xí)新知識新方法的好機(jī)會，同時也是對我所學(xué)知識的一次綜合的檢驗和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補缺。通過本次課程設(shè)計的學(xué)習(xí)，我深深的體會到設(shè)計課的重要性和目的性所在。 掃描顯示電路仿真圖時序仿真分析：IN4為輸入信號，OUT為輸出顯示信號，把輸入信號進(jìn)行編碼輸出。end rtl。 end if。 seg=0000000。 seg=JSXS2。 seg=JSXS1。 seg=D1。 seg=C1。 seg=B1。 seg=A1。 seg=ZBXS。) then t:=t+1。event and clk_fresh=39。顯示部分采用動態(tài)掃描4 位LED 顯示接口電路, LED 動態(tài)顯示是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式, 其接口電路是把所有顯示器的8 個筆劃段a~dp 同名端并聯(lián)在一起, 而每一個顯示器的公共極COM是各自獨立地受I/O 線控制, CPU 的字段輸出口送出字形碼時, 所有顯示器由于同名端并連接收到相同的字形碼, 但究竟哪個顯示器亮, 則取決于COM端, 而這一端是由I/O 控制的, 所以就可以自行決定何時顯示哪一位了, 在輪流點亮掃描過程中, 每位顯示器的點亮?xí)r間表是極為短暫的, 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實際上各位顯示器并非同時點亮, 但只要掃描速度足夠快, 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù), 不會有閃爍感。搶答者和觀眾則通過顯示屏幕上的分?jǐn)?shù)來判別競賽都之間的成績。 計分電路仿真圖時序仿真分析：RST為輸入控制信號，用來復(fù)位，ADD為輸入信號，表示答對一題加分，CHOSE輸入信號，用來選擇選手，AA2，AA1，AA0，BB2，BB1，BB0為輸出信號，表示記分的結(jié)果，：選擇A選手答題，如答對，則輸出A2為1，如答錯，則輸出A1為1，如沒答，則輸出A0為0。 END ARCHITECTURE ART。 DD1=POINTS_D1。 BB1=POINTS_B1。 END IF。 END IF。 else t:=0。139。 ELSIF CHOS=0100 THEN IF POINTS_D1=1001 THEN POINTS_D1:=0000。139。 ELSIF CHOS=0011 THEN IF POINTS_C1=1001 THEN POINTS_C1:=0000。139。 ELSIF CHOS=0010 THEN IF POINTS_B1=1001 THEN POINTS_B1:=0000。139。 IF CHOS=0001 THEN IF POINTS_A1=1001 THEN POINTS_A1:=0000。 then t:=t+1。 ELSIF ADD=39。 POINTS_C1:=0000。 THEN POINTS_A1:=0000。) THEN IF RST=39。EVENT AND clk=39。加法器和減法器電路中的單脈沖分別為加分和減分按鈕，而兩個電路中的清零電平開關(guān)就是復(fù)位按鈕。個位電路始終顯示為0所以將它直接接顯示器的個位，再把十位的看成個位加減，依此類推。并將分?jǐn)?shù)顯示在計分屏幕上。 答題計時仿真圖時序仿真分析：CLK為輸入時鐘信號，LDN為輸入信號，表示開始答題，：當(dāng)選手開始答題的時候，CLK輸入時鐘脈沖信號，開始記時間，當(dāng)選手答題完畢后，記時結(jié)束，如若在規(guī)定時間內(nèi)沒完成答題，則表示答題失敗。 END ARCHITECTURE ART。 QB=TMPB。 END IF。 END IF。 END IF。 IF TMPB=0000 THEN TMPB:=1001。139。 TMPB:=DB。039。139。 ELSIF clock39。 THEN TMPA:=0000。 BEGIN IF CLR=39。 PROCESS(clock) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 END IF。 ELSE DB=DB+39。039。 END IF。 。 ELSE DA=DA+39。039。139。 ELSIF clock39。 THEN DA=0000。計時電路可以由VHDL程序來實現(xiàn)，以下是一斷計時的VHDL程序： BEGIN IF CLR=39。本模塊由比較器C1和C2，基本RS觸發(fā)器和三極管T1組成。計時器從規(guī)定的時間倒計時，計時為零時計時結(jié)束。 鑒別鎖存仿真圖時序仿真分析：RST，STA為輸入控制信號，A，B，C，D為輸入信號，表示參與答題的四位選手，START，A1，B1，C1，D1為輸出信號，表示搶答的輸出結(jié)果，：當(dāng)A，B，C，D四個輸入信號，有一個先為1時候，表示首先搶答，則輸出A1為1，表示搶答成功，其他信號被屏蔽，為無效信號。 END ARCHITECTURE ART。 END IF。 STATES=0000。 D1=39。 C1=39。 B1=39。 ELSE A1=39。139。039。039。039。039。139。139。139。 STATES=W3。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 ELSIF (A=39。039。039。139。039。139。139。039。139。 STATES=W1。 D1=39。 C1=39。 B1=39。) THEN A1=39。AND D=39。AND C=39。AND B=39。 THEN IF (A=39。EVENT AND CLK=39。039。039。039。039。 THEN STATES=0000。鑒別鎖存電路可以由VHDL程序來實現(xiàn)，以下是一斷鑒別鎖存的VHDL程序： BEGIN PROCESS(CLK) IS BEGIN IF CLR=39。本模塊采用74HC373芯片，一開始，當(dāng)所有開關(guān)均未按下時，鎖存器輸出全為高電平，經(jīng)８輸入與非門和非門后的反饋信號仍為高電平，該信號作為