【正文】 我要感謝我的父母，他們?yōu)槲也賱诹艘簧?，養(yǎng)育之恩，無以回報，祝愿父母身體健康！最后，向所有關(guān)心和支持我的老師、同學(xué)以及我的家人說聲：謝謝!山東科技大學(xué)學(xué)士學(xué)位論文 附錄附錄附錄1 外文文獻Traffic signal timing using twodimensional correlation, neurofuzzy and queuing based neural networksMarjan Kaedi Naser Movahhedinia. Kamal JamshidiNeural Compute amp。在此，我向黃老師表示崇高的敬意和衷心的感謝。在進行畢業(yè)設(shè)計的時間里，黃粱松老師及楊玉邦學(xué)長給予我悉心的指導(dǎo)，不僅使我在四年里所學(xué)的知識得到系統(tǒng)、全面的理解，而且將作為一名工程師所應(yīng)有的專業(yè)素養(yǎng)，言傳深受與我們。在這四年的學(xué)習(xí)和工作中，得到了領(lǐng)導(dǎo)和老師及同學(xué)的悉心照顧和幫助，首先向他們表示衷心的感謝。通過以上步驟把Verilog HDL程序下載到EPM570T144芯片后，就可以對輸出波形進行觀察。為了能對設(shè)計好的項目進行硬件測試，首先應(yīng)將設(shè)計項目的輸入輸出信號鎖定在芯片確定的引腳上，再將設(shè)計下載到FPGA/CPLD中，具體操作過程如下：（1） 引腳鎖定（2） 選擇編程模式和配置（3） 選擇編程器（4） 下載與硬件測試 完成以上各項設(shè)置后，即可順利完成設(shè)計工程的下載工作，下載后可進行相關(guān)的硬件測試工作。在Quartus II軟件中Verilog HDL文本輸入中，輸入所有程序，并建立相應(yīng)的工程項目，直接在該軟件中進行編譯及仿真，編譯的同時，可以顯示出當(dāng)前芯片容量是否夠用，如果不夠用，則需要對程序進一步優(yōu)化，直到容量達到芯片標(biāo)準(zhǔn)為止。 Altera的Verilog HDL是業(yè)內(nèi)領(lǐng)先的FPGA/CPLD設(shè)計軟件，具有最全面的開發(fā)環(huán)境，實現(xiàn)無與倫比的性能表現(xiàn)。當(dāng){data1 data2 data3}= 000 仿真結(jié)果當(dāng){data1 data2 data3}= 001 仿真波形圖當(dāng){data1 data2 data3}= 010 仿真波形圖當(dāng){data1 data2 data3}= 011 仿真波形圖當(dāng){data1 data2 data3}= 100 仿真波形圖當(dāng){data1 data2 data3}=101時候的波形圖如 所示 101 仿真波形圖當(dāng){data1 data2 data3}= 110 仿真波形圖當(dāng){data1 data2 data3}= 111 仿真波形圖8 程序下載及現(xiàn)場調(diào)試 Verilog HDL程序下載 本次設(shè)計采用的是Altera公司的MAX II系列，因此，必須采用Quartus II軟件系列才能對芯片進行編譯、仿真、下載等功能。通過圖形編輯輸入法，把以上三個模塊產(chǎn)生的原理圖組合在一起。通過觀察仿真圖，與我們所需要的波形圖吻合，表示我們的滯后模塊程序是滿足我們的要求的。通過觀察仿真圖，與我們所需要的波形圖吻合，表示我們的調(diào)頻模塊程序是滿足我們的要求的。通過觀察仿真圖，與我們所需要的波形圖吻合，表示我們的分頻模塊程序是滿足我們的要求的。Quartus II允許對整個設(shè)計項目進行仿真測試，也可以對該設(shè)計中的任何字模塊進行仿真測試。仿真操作前必須利用Quartus II的波形編輯器建立一個適量波形文件作為仿真激勵。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。目前Altera已經(jīng)停止了對Max plus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變?！　〈送?，Quartus II 通過和DSP Builder工具與Matlab/ Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺?！　uartus II支持Altera的IP核，包含了LPM/Mega Function宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。Quartus II與MATLAB、DSP Builder結(jié)合可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實現(xiàn)SOPC系統(tǒng)開發(fā)。 綜合原理圖7Quartus II 軟件仿真 Quartus II是Altera公司開發(fā)其可編程邏輯器件而推出的專用軟件。如果只是單純的利用原理圖輸入法進行數(shù)字電路的設(shè)計，則設(shè)計具有設(shè)計周期長、需要專門的設(shè)計工具、需手工布線等缺陷，因此本次設(shè)計是采用原理圖輸入法和Verilog HDL相結(jié)合，使設(shè)計變得更加靈活和簡單。近年來，F(xiàn)PGA和ASIC的設(shè)計規(guī)模不斷擴大，復(fù)雜度也越來越高，而對邏輯設(shè)計及系統(tǒng)的設(shè)計時間也越來越短。工程師還得非常熟悉所選器件的內(nèi)部結(jié)構(gòu)和外部引線特點，才能達到設(shè)計的要求。 CLK3(OUT1)、CLK OUT2對應(yīng)關(guān)系由此程序所產(chǎn)生的RTL電路如下所示： RTL電路由此程序所產(chǎn)生的原理圖如下所示： 電氣原理圖 原理圖輸入法 幾十年前，當(dāng)時所做的復(fù)雜數(shù)字邏輯電路及系統(tǒng)的設(shè)計規(guī)模比較小也比較簡單，其中所用到的FPGA或ASIC設(shè)計工作往往只能采用廠家專用的電路圖輸入工具來進行。此對照波形就是調(diào)頻模塊的CLK4輸出波形。 兩路輸出波形的關(guān)系 經(jīng)分析可知如果把兩路波形以四分之一個周期作為時間單位進行劃分，則在一個周期內(nèi)兩路波形的對應(yīng)關(guān)系是：CLK3=OUTCLK3=~OUTCLK3=OUTCLK3=~OUT2。從而得到另一路輸出脈沖波形。CLK3的輸出脈沖波形也是我們最終需要的波形。兩個輸出時鐘引腳即CLKCLK4引腳，CLK還有一個基準(zhǔn)時鐘CLK2，此基準(zhǔn)時鐘是由分頻模塊對基準(zhǔn)時鐘分頻得來的，頻率為800Hz。外部引腳的變化所對應(yīng)的輸出脈沖如下圖所示：外部引腳變化輸出脈沖頻率（Hz）data1data2data3000250010100114010050101110100111200 圖 輸出頻率 在此模塊中共有7個引腳。 由此程序所產(chǎn)生的RTL電路如下所示： RTL電路 由此程序所產(chǎn)生的原理圖如下所示： 電氣原理圖 調(diào)頻模塊程序設(shè)計 本模塊的主要作用是實現(xiàn)對輸出脈沖頻率的可調(diào)，由此可見調(diào)頻模塊也是本次設(shè)計的最核心模塊。RST引腳的作用就是在系統(tǒng)運行出錯時，用來對系統(tǒng)復(fù)位，再運行時系統(tǒng)開始正常運轉(zhuǎn)。 分頻器模塊程序設(shè)計 本次設(shè)計采用的是48MHz的晶振時鐘，為了達到滿足設(shè)計的要求我們對48MHz的晶振時鐘進行分頻，目的是能得到800Hz的脈沖，為此我們對晶振時鐘進行60000倍的分頻，即計數(shù)到30000次的時候?qū)敵雒}沖取反（如果是高電平則變成低電平，如果是低電平則變成高電平）。學(xué)習(xí)掌握Verilog HDL建模、仿真和綜合技術(shù)不僅可以對數(shù)字電路設(shè)計技術(shù)有更進一步的了解，而且可以為學(xué)習(xí)高級的系統(tǒng)綜合打下堅實的基礎(chǔ)。而VHDL設(shè)計技術(shù)就比較困難，因為VHDL不很直觀，需要有Ada編程基礎(chǔ)，一般認(rèn)為至少需要半年以上的專業(yè)培訓(xùn)，才能掌握VHDL的基本設(shè)計技術(shù)。由于Verilog HDL早在1983年就已推出，至今已有14年的應(yīng)用歷史，因而Verilog HDL擁有更廣泛的設(shè)計群體，資源也遠比VHDL豐富。Verilog HDL和VHDL作為硬件描述電路設(shè)計的語言，其共同的特點在于：能形式化地抽象表示電路的結(jié)構(gòu)和行為；支持邏輯設(shè)計中層次與領(lǐng)域的描述；可借用高級語言的精巧結(jié)構(gòu)來簡化電路的描述；具有電路仿真與驗證機制以保證設(shè)計的正確性；支持電路描述由高層到底層的綜合轉(zhuǎn)換；硬件描述與實現(xiàn)工藝無關(guān)；便于文檔管理；易于理解和設(shè)計重用。 硬件原理圖 6 運動控制卡程序設(shè)計 Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言，并且都已成為IEEE標(biāo)準(zhǔn)。把程序下載到芯片里面的端口為JTAG，遵從JTAG協(xié)議。 排針端口 硬件原理圖總上所述，本設(shè)計采用USB提供電壓，因為MAX ，因此需要接穩(wěn)壓器。通過PC的并口，將目標(biāo)文件通過JTAG寫入Flash，并在燒寫完成后進行校驗?！　】蛇x引腳TRST——測試復(fù)位，輸入引腳，低電平有效?！　TAG編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預(yù)編程現(xiàn)再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用JTAG編程，從而大大加快工程進度。JTAG測試允許多個器件通過JTAG接口串聯(lián)在一起，形成一個JTAG鏈，能實現(xiàn)對各個器件分別測試?！　TAG最初是用來對芯片進行測試的，JTAG的基本原理是在器件內(nèi)部定義一個TAP（Test Access Port。現(xiàn)在多數(shù)的高級器件都支持JTAG協(xié)議，如DSP、FPGA器件等。JTAG(Joint Test Action Group。不過實際設(shè)計是兩個USB口公用一個供電的芯片，(筆記本)，或者每個USB口使用一個芯片，所以移動硬盤的輔助電源不插也有可能可以正常工作()。USB供電電壓：+5V是標(biāo)準(zhǔn)值，允許有一定的偏差，計算機USB口的供電電壓在 ~ 之間都符合USB協(xié)議的規(guī)范。 USB供電是指給沒有外接電源的USB設(shè)備供電，USB一共有4根信號線，Ground，+5V，P+和P。計算脈沖信號周期的時間單位及相應(yīng)的換算關(guān)系是：s（秒）、ms（毫秒）、μs（微秒）、ns（納秒），其中：1s=1000ms，1 ms=1000μs，1μs=1000ns。頻率在數(shù)學(xué)表達式中用“f”表示，其相應(yīng)的單位有：Hz（赫）、kHz（千赫）、MHz（兆赫）、GHz（吉赫）。頻率是描述周期性循環(huán)信號（包括脈沖信號）在單位時間內(nèi)所出現(xiàn)的脈沖數(shù)量多少的計量名稱；頻率的標(biāo)準(zhǔn)計量單位是Hz（赫）。時鐘脈沖：脈沖信號是一個按一定電壓幅度，一定時間間隔連續(xù)發(fā)出的脈沖信號。除以上之外，還有兩排接插件，用以引出MAX IIEPM570T144芯片的所有引腳。為MAX IIEPM570T144芯片提供基準(zhǔn)時鐘的是48MHz的芯片，晶振脈沖由CLK0輸入。 另外，為了使整個設(shè)計盡量簡潔，設(shè)計中采用了原理圖輸入法和Verilog HDL相結(jié)合，這樣也節(jié)省了更多的芯片內(nèi)部資源。 在購買CPLD芯片之前，首先對所編好的程序在Quartus II軟件中進行仿真，在編譯中，軟件會自動計算出這個程序所需要的CPLD邏輯單元數(shù)。滯后模塊：目的是輸出的一路脈沖滯后于另一路脈沖90176。分頻器把實驗板上晶振頻率（48MHz）分頻到我們需要的頻率,既400Hz，便于觀察。 4總體設(shè)計思路，是本設(shè)計的原理框圖?！　　　　　　　?Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如amp。 在Verilog HDL 的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。 在行為級描述中， Verilog HDL不僅能夠在RT L級上進行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算 法級行為上進行設(shè)計描述。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。　　　　　　　　 Verilog HDL語言的描述能力能夠通過使用編程語言接口（ P L I）機制進一步擴展。 人和機器都可閱讀Verilog 語言，因此它可作為E D A的工具和設(shè)計者之間的交互語言。 Verilog HDL不再是某些公司的專有語言而是I E E E標(biāo)準(zhǔn)。 設(shè)計的規(guī)模可以是任意的；語言不對設(shè)計的規(guī)模（大?。┦┘尤魏蜗拗?。 能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件?！　?可采用三種不同方式或混合方式對設(shè)計建模。 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延