【正文】 時鐘電路在本次設計中采用的是48MHz的晶振，由晶振產(chǎn)生的脈沖來作為MAX IIEPM570T144芯片的時鐘。脈沖信號之間的時間間隔稱為周期；而將在單位時間（如1秒）內(nèi)所產(chǎn)生的脈沖個數(shù)稱為頻率。電腦中的系統(tǒng)時鐘就是一個典型的頻率相當精確和穩(wěn)定的脈沖信號發(fā)生器。其中1GHz=1000MHz，1MHz=1000kHz，1kHz=1000Hz。 時鐘電路 電源電路本次設計采用USB供電，USB提供的是+5的電壓，而MAX IIEPM570T144芯片需要的是+3的電壓，因此在電路中還需要接一穩(wěn)壓源芯片。其中的+5V就是給USB供電的電源。USB供電電流：是+5V的電流，USB協(xié)議規(guī)定最大值為500mA。 穩(wěn)壓源芯片通過JTAG端口，遵從JTAG協(xié)議把程序下載到芯片中，從而進行在線調(diào)試。聯(lián)合測試行動小組)是一種國際標準測試協(xié)議（IEEE ），主要用于芯片內(nèi)部測試。標準的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。測試訪問口）通過專用的JTAG測試工具對進行內(nèi)部節(jié)點進行測試?，F(xiàn)在，JTAG接口還常用于實現(xiàn)ISP（InSystem Programmable?在線編程），對FLASH等器件進行編程。具有JTAG口的芯片都有如下JTAG引腳定義：　　TCK——測試時鐘輸入；　　TDI——測試數(shù)據(jù)輸入，數(shù)據(jù)通過TDI輸入JTAG口；　　TDO——測試數(shù)據(jù)輸出，數(shù)據(jù)通過TDO從JTAG口輸出；　　TMS——測試模式選擇，TMS用來設置JTAG口處于某種特定的測試模式。　　含有JTAG口的芯片種類較多，如CPU、DSP、CPLD等。 JTAG端口 排針接口在本次的設計中共用了兩個接插件，是兩個雙排（一排30針）的接插件，其作用是把MAX IIEPM570T144芯片的輸入、輸出及CLK引腳與外界的電路進行連接，以便于觀察輸出的波形。為MAX IIEPM570T144芯片提供基準時鐘的是48MHz的芯片，晶振脈沖由CLK0輸入。除以上之外，還有兩排接插件，用以引出MAX IIEPM570T144芯片的所有引腳。VHDL是在1987年成為IEEE標準的，Verilog HDL則在1995年正式成為IEEE標準，這是因為VHDL是美國軍方組織開發(fā)的，而Verilog HDL則是從一個普通民間公司的私有財產(chǎn)轉(zhuǎn)化而來，基于Verilog HDL的優(yōu)越性，才成為IEEE標準，因而有更強的生命力。但是Verilog HDL和VHDL又各有其自己的特點。與VHDL相比，Verilog HDL的最大優(yōu)點為：它是一種非常容易掌握的硬件描述語言，只要有C語言的編程基礎(chǔ)，就非常容易掌握這種技術(shù)。但這兩種語言也在不斷地完善，因此，Verilog HDL作為學習HDL設計方法的入門和基礎(chǔ)是比較合適的。本次設計所用的是Verilog HDL硬件描述語言。 本模塊共有三個引腳，一個是晶振時鐘輸入引腳即CLK引腳，一個是復位輸入引腳即RST引腳，再者是輸出引腳即CLK2引腳。輸出引腳CLK2的作用是為下一個模塊提供800Hz的脈沖。為了實現(xiàn)頻率的可調(diào)節(jié)，我們引入三個外部引腳，通過給外部引腳置不同的電平，就可以模擬外界的變化，從而實現(xiàn)輸出脈沖的可調(diào)節(jié)。其中包括三個調(diào)頻引腳即datadatadata3引腳，利用這三個引腳可以調(diào)節(jié)出八種頻率的脈沖。另一個引腳是復位引腳RST，作用和分頻模塊一樣。CLK4的輸出頻率是CLK3輸出頻率的兩倍，為何二者會有這種關(guān)系，將在滯后模塊中介紹。 圖 CLK3與CLK4的輸出波形由此程序所產(chǎn)生的RTL電路如下所示： 由此程序所產(chǎn)生的原理圖如下所示： 滯后模塊程序設計 次模塊的主要作用是把CLK3的輸出波形滯后90176。這就是本次設計所需要得到的最終波形。根據(jù)這種對應關(guān)系，我們可以找出另外一種對照波形，這種波形的特征是：在次波形的上升沿使CLK3=OUT2，而在下降沿使CLK3=~OUT2。CLK3(OUT1)、CLK 未了滿足設計性能指標，工程師需要花費幾天或更長的時間進行艱苦的手工布線。這種低水平的設計方法延長了設計周期。這些因素促使設計人員采用高水準的設計工具，如硬件描述語言來進行設計。Quartus II設計工具完全支持VHDL、Verilog的設計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。 Quartus II 支持原理圖、VHDL、Verilog HDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具?！　ax plus II 作為Altera的上一代PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。Altera在Quartus II 中包含了許多諸如Signal Tap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和Hard Copy設計流程，并且繼承了Max plus II 友好的圖形界面及簡便的使用方法。 Quartus軟件設計流程Quartus ： II軟件設計流程 仿真分析仿真就是對設計項目進行一項全面徹底的測試，以確保設計項目的功能和時序特性，以及最后的硬件器件的功能與原設計相吻合。VWF文件將仿真輸入矢量和仿真輸出描述成為一波形的圖形來實現(xiàn)仿真。步驟如下： （1）打開波形編輯器 （2）設置仿真時間區(qū)域 （3）存盤波形文件 （4）輸入節(jié)點信號 （5）編輯輸入波形 （6）啟動仿真器 （7）觀察仿真結(jié)果 分頻模塊的仿真 。 分頻模塊的仿真 調(diào)頻模塊的仿真 在調(diào)頻模塊的仿真中，由于時間的原因我們只仿真了當{data1 data2 data3}=010的情況，其它情況未作仿真，但是其它情況在整個設計中做了仿真。 調(diào)頻模塊的仿真 滯后模塊的仿真 在此模塊的仿真中給CLKCLK4時鐘信號，但二者之間必須滿足CLK4的頻率是CLK3頻率的兩倍關(guān)系。 滯后模塊的仿真結(jié)果在此次仿真中我們把調(diào)頻模塊、分頻模塊、滯后模塊進行整體仿真，這也是最終的仿真。我們對調(diào)頻引腳datadatadata3賦值，使這三個引腳從000~111之間變化，并觀察仿真結(jié)果。下載模式我們采用JTAG線的下載方式。 本次設計采用Verilog HDL硬件描述語言編程設計。所有準備就緒后，則通過軟件中的下載功能，通過JTAG端口，將程序下載到芯片中。 現(xiàn)場調(diào)試現(xiàn)場調(diào)試的目的是檢驗程序及硬件是否滿足設計的要求，也是本次設計的最后內(nèi)容。 輸入引腳鎖定輸出引腳鎖定RSTPin7out1（CLK3）Pin29CLKPin18out2Pin31data1Pin1data2Pin3data3Pin5 引腳鎖定系統(tǒng)實物圖如下： 由于篇幅的限制，我們只對當{data1 data2 data3}=000、100、111這三中情況進行調(diào)試，調(diào)試結(jié)果如下所示： {data1 data2 data3}=000時：{data1 data2 data3}=100時： {data1 data2 data3}=111時： 參考文獻 HDL設計技術(shù)[M].，郭明良、王秀琴. EDA 原理與應用[M]. HDL數(shù)字系統(tǒng)設計及其應用[M].西安：西安電子科技大學出版社，2002 HDL程序設計及應用[M].北京：人民郵電出版社，2005[M].數(shù)字電子技術(shù)：：高等教育出版社，1994[M].北京：國防工業(yè)出版社，2004[J].，[J].9. Stephen Brown,Zvonko of Digital Logic with Verilog HDL Design[J].Canada:MC Graw HillHigher education,200510. Thomas D E ,Moorby P Verilog Hardware Description Language[J].:Kluwer Academic Publishers,199511. Sternheim,Singh, Design and Synthesis with Verilog HDL[J].San Jose(Califa.):Automata Publishing Company,199312楊寶強，何偉，[J].空進工程大學學報（自然科學版）.2002，蔣仕龍，[J].制造技術(shù)與機床，2004.，杜永紅，[J].電氣時代，2005.[M].杭州:浙江大學出版社，1999，12110，姜水林，[J].微計算機信息，2003，19(9):5457[D].陜西西安：長安大學. 200491 山東科技大學學士學位論文 致謝致謝四年的大學生活將伴隨著這篇畢業(yè)論文的完成而告終。我即將開始新的征程，不論以后的歲月有多么滄桑，我始終都會把你們的教導牢記于心，發(fā)揚山東科技大學的優(yōu)良傳統(tǒng)。在設計過程中，黃粱松老師治學嚴謹、學識淵博、思想深邃、視野雄闊、高度的責任心為我營造了一種良好的精神氛圍。同時，我要感謝信電學院的各位領(lǐng)導和老師，感謝你們給我們提供了良好的、舒適的學習、工作環(huán)境；感謝自動化專業(yè)的全體老師，在四年中給予我的教育和培養(yǎng)；感謝我的同學們，在日常的生活學習中對我的幫助和支持。 Applic（2008）17:193200.1 IntroductionOptimum signal control plays significant role in alleviating traffic congestion in urban transportation networks where a large portion of delay occurs at the intersections. In real time signal control, generally, the size and number of cars waiting at intersections are measured and transmitted to a central or regional traffic control center. In such a center, using collected data, signal timings are determined and enforced based on traffic management procedures. The objectives of these procedures include urban trip time reduction, throughput increase, congestion mitigation, and accident rate decrease.In recent researches, fuzzy techniques and artificial neural networks have been used in traffic management systems. A 2stage fuzzy controller is devised to control 2phase traffic signal by green time extension method. In the first stage, the traffic volume is categorized using a fuzzy system. Then, in the second stage, the appropriate rate for green time extension is calculated by means of traffic categories obtained in the first stage. The results of field tests for the designed fuzzy control have shown better measures of effectiveness than the traditional vehicleactuated control system. Neurofuzzy techniques have been proposed to control each light of an intersection, in onesecond inte