【正文】 自從推出以來(lái)，在低功耗應(yīng)用上大展身手，特別是新的零功耗 MAX IIZ ，它的動(dòng)態(tài)功耗和待機(jī)功耗都是業(yè)界最低的。 MAX IIZ CPLD的支持在同行業(yè)的工業(yè)溫度范圍40，電源領(lǐng)導(dǎo)到100176。 ：MAX II 器件提供 8 K bits 用戶(hù)可訪(fǎng)問(wèn) Flash 存儲(chǔ)器，可用于片內(nèi)串行或并行非易失存儲(chǔ)。 ：MAX II 器件支持工業(yè)級(jí)溫度范圍，從 40 176。C 到 +125 176。該芯片共有144個(gè)管腳，內(nèi)部240個(gè)邏輯單元，為該芯片的封裝圖即管腳功能。兩種HDL均為IEEE標(biāo)準(zhǔn)，Verilog HDL就是在用途最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，它是由GDA(Gateway Design Automation)公司的Phil Moorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。與之相比，VHDL的學(xué)習(xí)要困難一些。　　19841985年Moorby設(shè)計(jì)出第一個(gè)關(guān)于Verilog HDL的仿真器?！　?989年Cadence公司收購(gòu)了Gateway公司，Verilog HDL成為Cadence公司的私有財(cái)產(chǎn)?！　?995年12月，IEEE制定了Verilog HDL的標(biāo)準(zhǔn)IEEE13641995.任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語(yǔ)言是以一種高級(jí)語(yǔ)言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實(shí)現(xiàn)RTL級(jí)仿真，用以驗(yàn)證設(shè)計(jì)的正確性，而不必像在傳統(tǒng)的手工設(shè)計(jì)過(guò)程中那樣，必須等到完成樣機(jī)后才能進(jìn)行實(shí)測(cè)和調(diào)試。以設(shè)計(jì)樹(shù)的形式繪出。目前，EDA技術(shù)的發(fā)展使得設(shè)計(jì)師有可能實(shí)現(xiàn)自頂向下的設(shè)計(jì)。在集成電路設(shè)計(jì)的每個(gè)層次，硬件可以分為一些模塊，該層次的硬件結(jié)構(gòu)由這些模塊的互連描述，該層次的硬件行為由這些模塊的行為描述。EDA工具提供了有效的手段來(lái)管理錯(cuò)綜復(fù)雜的層次，即可以很方便地查看某一層次某一模塊的源代碼或電路圖以改正仿真時(shí)發(fā)現(xiàn)的錯(cuò)誤?？傊唧w電路是從底向上逐步實(shí)現(xiàn)的。（2）設(shè)計(jì)驗(yàn)證：也就是進(jìn)行各種仿真的一系列步驟，如果在仿真過(guò)程中發(fā)現(xiàn)問(wèn)題就返回設(shè)計(jì)輸入進(jìn)行修改。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。這些抽象的級(jí)別和它們所對(duì)應(yīng)的模型類(lèi)型共有以下五種：（1）系統(tǒng)級(jí)（systemlevel）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊外部性能的模型；（2）算法級(jí)（algorithemlevel）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型；（3）RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和任何處理這些數(shù)據(jù)的模型；（4）門(mén)級(jí)（gatelevel）：描述邏輯門(mén)以及邏輯門(mén)之間連接的模型；（5）開(kāi)關(guān)級(jí)（switchlevel）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及他們之間連接的模型。這種行為描述語(yǔ)言具有以下幾種功能：（1）可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)；（2）用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間；（3）通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為；（4）提供了條件循環(huán)程序結(jié)構(gòu)；（5）提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)程序結(jié)構(gòu)；（6）提供了可定義新的操作符的函數(shù)結(jié)構(gòu)；（7）提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的語(yǔ)言來(lái)建立精確程度很高的信號(hào)模型。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，只要對(duì)Verilog HDL某些特殊方面著重加以理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。 用戶(hù)定義原語(yǔ)（ U D P）創(chuàng)建的靈活性?！　∵@些方式包括：行為描述方式—使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式—使用門(mén)和模塊實(shí)例語(yǔ)句描述建模?！　　　　　?設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門(mén)級(jí)、寄存器傳送級(jí)（ RT L）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定?！　　　。ò次慌c）和|（按位或）。 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒(méi)有定義。調(diào)頻模塊：把分頻模塊的輸出頻率進(jìn)行調(diào)節(jié)，主要是通過(guò)改變外部三個(gè)管腳的高低電平，來(lái)模擬外界的變化，輸出我們所需要脈沖的頻率，用以控制步進(jìn)電機(jī)的運(yùn)轉(zhuǎn)，實(shí)現(xiàn)步進(jìn)電機(jī)的速度可調(diào)。因此根據(jù)最后編譯的結(jié)果，我們選擇了EPM570型芯片，其內(nèi)部邏輯單元數(shù)為240個(gè)，只要對(duì)程序進(jìn)行一定的優(yōu)化處理，既可以滿(mǎn)足所有的設(shè)計(jì)要求。把程序下載到芯片里面的端口為JTAG，遵從JTAG協(xié)議。脈沖信號(hào)之間的時(shí)間間隔稱(chēng)為周期；而將在單位時(shí)間（如1秒）內(nèi)所產(chǎn)生的脈沖個(gè)數(shù)稱(chēng)為頻率。其中1GHz=1000MHz，1MHz=1000kHz，1kHz=1000Hz。其中的+5V就是給USB供電的電源。 穩(wěn)壓源芯片通過(guò)JTAG端口，遵從JTAG協(xié)議把程序下載到芯片中，從而進(jìn)行在線(xiàn)調(diào)試。標(biāo)準(zhǔn)的JTAG接口是4線(xiàn)：TMS、TCK、TDI、TDO，分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線(xiàn)?，F(xiàn)在，JTAG接口還常用于實(shí)現(xiàn)ISP（InSystem Programmable?在線(xiàn)編程），對(duì)FLASH等器件進(jìn)行編程?！　『蠮TAG口的芯片種類(lèi)較多，如CPU、DSP、CPLD等。為MAX IIEPM570T144芯片提供基準(zhǔn)時(shí)鐘的是48MHz的芯片，晶振脈沖由CLK0輸入。VHDL是在1987年成為IEEE標(biāo)準(zhǔn)的，Verilog HDL則在1995年正式成為IEEE標(biāo)準(zhǔn)，這是因?yàn)閂HDL是美國(guó)軍方組織開(kāi)發(fā)的，而Verilog HDL則是從一個(gè)普通民間公司的私有財(cái)產(chǎn)轉(zhuǎn)化而來(lái)，基于Verilog HDL的優(yōu)越性，才成為IEEE標(biāo)準(zhǔn)，因而有更強(qiáng)的生命力。與VHDL相比，Verilog HDL的最大優(yōu)點(diǎn)為：它是一種非常容易掌握的硬件描述語(yǔ)言，只要有C語(yǔ)言的編程基礎(chǔ)，就非常容易掌握這種技術(shù)。本次設(shè)計(jì)所用的是Verilog HDL硬件描述語(yǔ)言。輸出引腳CLK2的作用是為下一個(gè)模塊提供800Hz的脈沖。其中包括三個(gè)調(diào)頻引腳即datadatadata3引腳，利用這三個(gè)引腳可以調(diào)節(jié)出八種頻率的脈沖。CLK4的輸出頻率是CLK3輸出頻率的兩倍，為何二者會(huì)有這種關(guān)系，將在滯后模塊中介紹。這就是本次設(shè)計(jì)所需要得到的最終波形。CLK3(OUT1)、CLK 這種低水平的設(shè)計(jì)方法延長(zhǎng)了設(shè)計(jì)周期。 Quartus II 支持原理圖、VHDL、Verilog HDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。對(duì)第三方EDA工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。Altera在Quartus II 中包含了許多諸如Signal Tap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和Hard Copy設(shè)計(jì)流程，并且繼承了Max plus II 友好的圖形界面及簡(jiǎn)便的使用方法。VWF文件將仿真輸入矢量和仿真輸出描述成為一波形的圖形來(lái)實(shí)現(xiàn)仿真。 分頻模塊的仿真 調(diào)頻模塊的仿真 在調(diào)頻模塊的仿真中，由于時(shí)間的原因我們只仿真了當(dāng){data1 data2 data3}=010的情況，其它情況未作仿真，但是其它情況在整個(gè)設(shè)計(jì)中做了仿真。 滯后模塊的仿真結(jié)果在此次仿真中我們把調(diào)頻模塊、分頻模塊、滯后模塊進(jìn)行整體仿真，這也是最終的仿真。下載模式我們采用JTAG線(xiàn)的下載方式。所有準(zhǔn)備就緒后，則通過(guò)軟件中的下載功能，通過(guò)JTAG端口，將程序下載到芯片中。 輸入引腳鎖定輸出引腳鎖定RSTPin7out1（CLK3）Pin29CLKPin18out2Pin31data1Pin1data2Pin3data3Pin5 引腳鎖定系統(tǒng)實(shí)物圖如下： 由于篇幅的限制，我們只對(duì)當(dāng){data1 data2 data3}=000、100、111這三中情況進(jìn)行調(diào)試，調(diào)試結(jié)果如下所示： {data1 data2 data3}=000時(shí)：{data1 data2 data3}=100時(shí)： {data1 data2 data3}=111時(shí)： 參考文獻(xiàn) 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In such a center, using collected data, signal timings are determined and enforced based on traffic management procedures. The objectives of these procedures include urban trip time reduction, throughput increase, congestion mitigation, and accident rate decrease.In recent researches, fuzzy techniques and artificial neural networks have been used in traffic management systems. A 2stage fuzzy controller is devised to control 2phase traffic signal by green time extension method. In the first stage, the traffic volume is categorized using a fuzzy system. Then, in the second stage, the appropriate rate for green time extension is calculated by means of traffic categories obtained in the first stage. The results of field tests for the designed fuzzy control have shown better measures of effectiveness than the traditional vehicleactuated control system. Neurofuzzy techniques have been proposed to control each light of an intersection, in onesecond inte