【正文】 010100114010050101110100111200 圖 輸出頻率 在此模塊中共有7個引腳。兩個輸出時鐘引腳即CLKCLK4引腳，CLK從而得到另一路輸出脈沖波形。此對照波形就是調頻模塊的CLK4輸出波形。工程師還得非常熟悉所選器件的內部結構和外部引線特點，才能達到設計的要求。如果只是單純的利用原理圖輸入法進行數(shù)字電路的設計，則設計具有設計周期長、需要專門的設計工具、需手工布線等缺陷，因此本次設計是采用原理圖輸入法和Verilog HDL相結合，使設計變得更加靈活和簡單。Quartus II與MATLAB、DSP Builder結合可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關鍵EDA工具，與SOPC Builder結合，可實現(xiàn)SOPC系統(tǒng)開發(fā)?！　uartus II支持Altera的IP核，包含了LPM/Mega Function宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的復雜性、加快了設計速度。目前Altera已經(jīng)停止了對Max plus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。仿真操作前必須利用Quartus II的波形編輯器建立一個適量波形文件作為仿真激勵。通過觀察仿真圖，與我們所需要的波形圖吻合，表示我們的分頻模塊程序是滿足我們的要求的。通過觀察仿真圖，與我們所需要的波形圖吻合，表示我們的滯后模塊程序是滿足我們的要求的。當{data1 data2 data3}= 000 仿真結果當{data1 data2 data3}= 001 仿真波形圖當{data1 data2 data3}= 010 仿真波形圖當{data1 data2 data3}= 011 仿真波形圖當{data1 data2 data3}= 100 仿真波形圖當{data1 data2 data3}=101時候的波形圖如 所示 101 仿真波形圖當{data1 data2 data3}= 110 仿真波形圖當{data1 data2 data3}= 111 仿真波形圖8 程序下載及現(xiàn)場調試 Verilog HDL程序下載 本次設計采用的是Altera公司的MAX II系列，因此，必須采用Quartus II軟件系列才能對芯片進行編譯、仿真、下載等功能。在Quartus II軟件中Verilog HDL文本輸入中，輸入所有程序，并建立相應的工程項目，直接在該軟件中進行編譯及仿真，編譯的同時，可以顯示出當前芯片容量是否夠用，如果不夠用，則需要對程序進一步優(yōu)化，直到容量達到芯片標準為止。通過以上步驟把Verilog HDL程序下載到EPM570T144芯片后，就可以對輸出波形進行觀察。在進行畢業(yè)設計的時間里，黃粱松老師及楊玉邦學長給予我悉心的指導，不僅使我在四年里所學的知識得到系統(tǒng)、全面的理解，而且將作為一名工程師所應有的專業(yè)素養(yǎng)，言傳深受與我們。 我要感謝我的父母，他們?yōu)槲也賱诹艘簧?，養(yǎng)育之恩，無以回報，祝愿父母身體健康！最后，向所有關心和支持我的老師、同學以及我的家人說聲：謝謝!山東科技大學學士學位論文 附錄附錄附錄1 外文文獻Traffic signal timing using twodimensional correlation, neurofuzzy and queuing based neural networksMarjan Kaedi Naser Movahhedinia. Kamal JamshidiNeural Compute amp。在此，我向黃老師表示崇高的敬意和衷心的感謝。在這四年的學習和工作中，得到了領導和老師及同學的悉心照顧和幫助，首先向他們表示衷心的感謝。為了能對設計好的項目進行硬件測試，首先應將設計項目的輸入輸出信號鎖定在芯片確定的引腳上，再將設計下載到FPGA/CPLD中，具體操作過程如下：（1） 引腳鎖定（2） 選擇編程模式和配置（3） 選擇編程器（4） 下載與硬件測試 完成以上各項設置后，即可順利完成設計工程的下載工作，下載后可進行相關的硬件測試工作。 Altera的Verilog HDL是業(yè)內領先的FPGA/CPLD設計軟件，具有最全面的開發(fā)環(huán)境，實現(xiàn)無與倫比的性能表現(xiàn)。通過圖形編輯輸入法，把以上三個模塊產(chǎn)生的原理圖組合在一起。通過觀察仿真圖，與我們所需要的波形圖吻合，表示我們的調頻模塊程序是滿足我們的要求的。Quartus II允許對整個設計項目進行仿真測試，也可以對該設計中的任何字模塊進行仿真測試。Altera Quartus II 作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎?！　〈送?，Quartus II 通過和DSP Builder工具與Matlab/ Simulink相結合，可以方便地實現(xiàn)各種DSP應用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺?！　uartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。 綜合原理圖7Quartus II 軟件仿真 Quartus II是Altera公司開發(fā)其可編程邏輯器件而推出的專用軟件。近年來，F(xiàn)PGA和ASIC的設計規(guī)模不斷擴大，復雜度也越來越高，而對邏輯設計及系統(tǒng)的設計時間也越來越短。 CLK3(OUT1)、CLK OUT2對應關系由此程序所產(chǎn)生的RTL電路如下所示： RTL電路由此程序所產(chǎn)生的原理圖如下所示： 電氣原理圖 原理圖輸入法 幾十年前，當時所做的復雜數(shù)字邏輯電路及系統(tǒng)的設計規(guī)模比較小也比較簡單，其中所用到的FPGA或ASIC設計工作往往只能采用廠家專用的電路圖輸入工具來進行。 兩路輸出波形的關系 經(jīng)分析可知如果把兩路波形以四分之一個周期作為時間單位進行劃分，則在一個周期內兩路波形的對應關系是：CLK3=OUTCLK3=~OUTCLK3=OUTCLK3=~OUT2。CLK3的輸出脈沖波形也是我們最終需要的波形。還有一個基準時鐘CLK2，此基準時鐘是由分頻模塊對基準時鐘分頻得來的，頻率為800Hz。 由此程序所產(chǎn)生的RTL電路如下所示： RTL電路 由此程序所產(chǎn)生的原理圖如下所示： 電氣原理圖 調頻模塊程序設計 本模塊的主要作用是實現(xiàn)對輸出脈沖頻率的可調，由此可見調頻模塊也是本次設計的最核心模塊。 分頻器模塊程序設計 本次設計采用的是48MHz的晶振時鐘，為了達到滿足設計的要求我們對48MHz的晶振時鐘進行分頻，目的是能得到800Hz的脈沖，為此我們對晶振時鐘進行60000倍的分頻，即計數(shù)到30000次的時候對輸出脈沖取反（如果是高電平則變成低電平，如果是低電平則變成高電平）。而VHDL設計技術就比較困難，因為VHDL不很直觀，需要有Ada編程基礎，一般認為至少需要半年以上的專業(yè)培訓，才能掌握VHDL的基本設計技術。Verilog HDL和VHDL作為硬件描述電路設計的語言，其共同的特點在于：能形式化地抽象表示電路的結構和行為；支持邏輯設計中層次與領域的描述；可借用高級語言的精巧結構來簡化電路的描述；具有電路仿真與驗證機制以保證設計的正確性；支持電路描述由高層到底層的綜合轉換；硬件描述與實現(xiàn)工藝無關；便于文檔管理；易于理解和設計重用。把程序下載到芯片里面的端口為JTAG，遵從JTAG協(xié)議。通過PC的并口，將目標文件通過JTAG寫入Flash，并在燒寫完成后進行校驗?！　TAG編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預編程現(xiàn)再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用JTAG編程，從而大大加快工程進度?！　TAG最初是用來對芯片進行測試的，JTAG的基本原理是在器件內部定義一個TAP（Test Access Port。JTAG(Joint Test Action Group。USB供電電壓：+5V是標準值，允許有一定的偏差，計算機USB口的供電電壓在 ~ 之間都符合USB協(xié)議的規(guī)范。計算脈沖信號周期的時間單位及相應的換算關系是：s（秒）、ms（毫秒）、μs（微秒）、ns（納秒），其中：1s=1000ms，1 ms=1000μs，1μs=1000ns。頻率是描述周期性循環(huán)信號（包括脈沖信號）在單位時間內所出現(xiàn)的脈沖數(shù)量多少的計量名稱；頻率的標準計量單位是Hz（赫）。除以上之外，還有兩排接插件，用以引出MAX IIEPM570T144芯片的所有引腳。 另外，為了使整個設計盡量簡潔，設計中采用了原理圖輸入法和Verilog HDL相結合，這樣也節(jié)省了更多的芯片內部資源。滯后模塊：目的是輸出的一路脈沖滯后于另一路脈沖90176。 4總體設計思路，是本設計的原理框圖?！　　　?在Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。 在行為級描述中， Verilog HDL不僅能夠在RT L級上進行設計描述，而且能夠在體系結構級描述及其算 法級行為上進行設計描述?！　　　?Verilog HDL語言的描述能力能夠通過使用編程語言接口（ P L I）機制進一步擴展。 Verilog HDL不再是某些公司的專有語言而是I E E E標準。 能夠描述層次設計，可使用模塊實例結構描述任何層次?！　?提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。 下面列出的是Verilog硬件描述語言的主要優(yōu)點：　　信號值可以有不同的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。一個復雜電路的完整Verilog HDL模型是由若干個Verilog HDL子模塊構成的，每一個模塊又可以有若干個子模塊構成。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。 對應具體工藝器件的優(yōu)化、映像和布局布線 由于各種ASIC和FPGA器件的工藝各不相同，因而當用不同廠家的不同器件來實現(xiàn)已驗證的邏輯網(wǎng)標時，需要不同的基本單元庫與布線延遲模型與之對應才能進行準確的優(yōu)化、映像和布局布線。EDA工具往往不僅支持HDL描述也支持電路圖輸入，有效地利用這兩種方法是提高設計效率的辦法之一。 具體模塊的設計編譯和仿真過程 在不同層次做具體模塊的設計所用的方法有所不同。這些模塊稱為該層次的基本單元，而該層次的基本單元又由下一層次的基本單元互連而成，如此下去。 層次管理的基本概念 復雜數(shù)字邏輯電路和系統(tǒng)的層次化、結構化設計隱含著硬件設計方案的逐次分解。 —DOWN設計思想 自頂向下的設計是從系統(tǒng)級開始，把系統(tǒng)劃分為基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接用EDA元件庫中的元件來實現(xiàn)為止。 Verilog HDL的設計流程 自頂向下設計的基本概念現(xiàn)代集成電路制造工藝技術的改進，使得在一個芯片上集成數(shù)十萬乃至數(shù)百萬個器件成為可能，但很難設想僅由一個設計師獨立設計如此大規(guī)模的電路而不出錯誤?！　?990年初Cadence公司把Verilog HDL和Verilog HDLXL分開，并公開發(fā)布了Verilog （Open Verilog HDL International）組織負責Verilog HDL的發(fā)展，OVI由Verilog HDL的使用和CAE供應商組成，制定標準?！　?986年Moorby對Verilog HDL的發(fā)展又做出另一個巨大的貢獻，提出了用于快速門級仿真的XL算法。但Verilog HDL較自由的語法，也容易造成初學者犯一些錯誤，這一點要注意。1985年Moorby推出它的第三個商用仿真器VerilogXL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。 EPM570T144芯片的封裝圖及管腳功能 3 Verilog HDL介紹 本次設計所用的語言為Verilog HDL設計語言，Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），是一種以文本形式來描述數(shù)