【正文】 圖 穩(wěn)壓源芯片 程序下載端口 通過(guò) JTAG 端口，遵從 JTAG 協(xié)議把程序下載到芯片中，從而進(jìn)行在線調(diào)試，電路圖如圖 所。 USB 供電電流：是 +5V 的電流，USB 協(xié)議規(guī)定最大值為 500mA，也就是單個(gè) USB 口最大輸出功率是 。其中的 +5V 就是 給 USB 供電的電源。 時(shí)鐘電路如下圖 所示 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 31 圖 時(shí)鐘電路 電源電路 本次設(shè)計(jì)采用 USB 供電， USB 提供的是 +5 的電壓，而 MAX IIEPM570T144 芯片需要的是 +3 的電壓，因此在電路中還需要接一穩(wěn)壓源芯片，電路如圖 所示。其中 1GHz=1000MHz， 1MHz=1000kHz， 1kHz=1000Hz。電腦中的系統(tǒng)時(shí)鐘就是一個(gè)典型的頻率相當(dāng)精確和穩(wěn)定的脈沖信號(hào)發(fā)生器。脈沖信號(hào)之間的時(shí) 間間隔稱為周期；而將在單位時(shí)間（如 1 秒）內(nèi)所產(chǎn)生的脈沖個(gè)數(shù)稱為頻率。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 30 5 運(yùn)動(dòng)控制卡電路的設(shè)計(jì) 時(shí)鐘電路 在本次設(shè)計(jì)中采用的是 48MHz 的晶振，由晶振產(chǎn)生的脈沖來(lái)作為 MAX IIEPM570T144 芯片的時(shí)鐘。把程序下載到芯片里面的端口為 JTAG，遵從 JTAG 協(xié)議。 外圍電路的設(shè)計(jì) 本設(shè)計(jì)采用 USB 提供電壓，因?yàn)?MAX IIEPM570T144 芯片需要 的電壓，因此需要接穩(wěn)壓器，型號(hào)為 。因此根據(jù)最后編譯的結(jié)果，我們選擇了 EPM570 型芯片，其內(nèi)部邏輯單元數(shù)為240 個(gè)，只要對(duì)程序進(jìn)行一定的優(yōu)化處理，既可以滿足所有的設(shè)計(jì)要求。 核心部分 CPLD 利用 Verilog HDL 語(yǔ)言來(lái)完成，其他部分利用外圍電路來(lái)實(shí)現(xiàn)。調(diào)頻模塊：把分頻模塊的輸出頻率進(jìn)行調(diào)節(jié)，主要是通過(guò)改變外部三個(gè)管腳的高低電平，來(lái)模擬外界的變化，輸出我們所需要脈沖的頻率，用以控制步進(jìn)電機(jī)的運(yùn)轉(zhuǎn)，實(shí)現(xiàn)步進(jìn)電機(jī)的速度可調(diào)。其核心模塊為 CPLD 芯片，內(nèi)部有分頻器、調(diào)頻器、滯后器三個(gè)模塊。 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒(méi)有定義。 提供強(qiáng)有力的文件讀寫能力。 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn) 行建模。 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 27 語(yǔ)言中都可以使用。（按位與）和 |（按位或）。 Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過(guò)程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 能夠使用內(nèi)置開(kāi)關(guān)級(jí)原語(yǔ)在開(kāi)關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RT L）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 P L I 是允許外部函數(shù)訪問(wèn) Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 26 Verilog HDL 中有 兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。這些方式包括：行為描述方式 — 使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實(shí)例語(yǔ)句描述建模。 用戶定義原語(yǔ)（ U D P）創(chuàng)建的靈活性。 基本邏輯門，例如 a n d、 o r 和 n a n d 等都內(nèi)置在語(yǔ)言中。如果讀者已經(jīng)掌握 C 語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí) Verilog HDL并不困難，只要對(duì) Verilog HDL 某些特殊方面著重加以理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。 Verilog HDL 作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似于 C 語(yǔ)言的風(fēng)格。這是因?yàn)樵赩erilog HDL 中，提供了延遲和輸出強(qiáng)度的語(yǔ)言來(lái)建立精確程度很高的信號(hào)模型。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： （ 1）提供了一整套完整的組合型原語(yǔ)； （ 2）提供了雙向通道和電阻器件的原語(yǔ)； （ 3）可建立 MOS 器件的電荷分享和電荷衰減動(dòng)態(tài)模型。這種行為描述語(yǔ)言具有以下幾種功能： （ 1）可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)； （ 2）用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間； （ 3）通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為； （ 4）提供了條件循環(huán)程序結(jié)構(gòu)； （ 5）提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)程序結(jié)構(gòu)； 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 24 （ 6）提供了可定義新的操作符的函數(shù)結(jié)構(gòu)； （ 7）提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算 符。利用 Verilog HDL 語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述及其復(fù)雜的大型設(shè)計(jì)。這些抽象的級(jí)別和它們所對(duì)應(yīng)的模型類型共有以下五種： （ 1）系統(tǒng)級(jí)（ systemlevel）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊外部性能的模型； 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 23 （ 2）算法級(jí)（ algorithemlevel）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型 ； （ 3） RTL 級(jí)（ Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和任何處理這些數(shù)據(jù)的模型； （ 4）門級(jí)（ gatelevel）：描述邏輯門以及邏輯門之間連接的模型； （ 5）開(kāi)關(guān)級(jí)（ switchlevel）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及他們之間連接的模型。也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的 Verilog HDL 模型。用 Verilog HDL描述的電路設(shè)計(jì)就是該電路的 Verilog HDL 模型?；締卧獛?kù)與布線延遲模型由熟悉本廠工藝的工程師提供，再由 EDA 廠商的工程師編入相應(yīng)的處理程序，而邏輯電路設(shè)計(jì)師只需用一文件說(shuō)明所用的工藝器件和約束條件， EDA 工具就會(huì)自動(dòng)地根據(jù)這一文件選擇相應(yīng)的庫(kù)和模型進(jìn)行準(zhǔn)確的處理，從而大大提高設(shè)計(jì)效率。 （ 2）設(shè)計(jì)驗(yàn)證：也就是進(jìn)行各種仿真的一系列步驟，如果在仿真過(guò)程中發(fā)現(xiàn)問(wèn)題就返回設(shè)計(jì)輸入進(jìn)行修改。 圖 設(shè)計(jì)流程圖 從圖 設(shè)計(jì)流程圖可以看出，模塊設(shè)計(jì)流程主要有兩大主要功能部分組成。 EDA 工具往往不僅支持 HDL描述也支持電路圖輸入，有效地利用這山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 21 兩種方法是提高設(shè)計(jì)效率的辦法之一。而當(dāng)設(shè)計(jì)的層次比較接近最底層的時(shí)候，行為描述往往需要電路邏輯來(lái)實(shí)現(xiàn)，這時(shí)的模塊不僅需要通過(guò)仿真加以驗(yàn)證，還需進(jìn)行綜合、優(yōu)化、布線和后仿真。 具體模塊的設(shè)計(jì)編譯和仿真過(guò)程 在不同層次做具體模塊的設(shè)計(jì)所用的方法有所不同。在不同的層次都可以進(jìn)行仿真以對(duì)設(shè)計(jì)思想進(jìn)行驗(yàn)證。這些模塊稱為該層次的基本單元，而該層次的基本單 元又由下一層次的基本單元互連而成，如此下去，完整的硬件設(shè)計(jì)就可以由圖 所示的設(shè)計(jì)樹(shù)描述。硬件的描述特別是行為描述通常稱為行為建模。 層次管理的基本概念 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 20 復(fù)雜數(shù)字邏輯電路和系統(tǒng)的層次化、結(jié)構(gòu)化設(shè)計(jì)隱含著硬件設(shè)計(jì)方案的逐次分解。隨著系統(tǒng)變得復(fù)雜和龐大，特別需要在樣機(jī)問(wèn)世之前，對(duì)產(chǎn)品的全貌有一定的預(yù)見(jiàn)性。 圖 — DOWN 設(shè)計(jì)思想 自頂向下的設(shè)計(jì)是從系統(tǒng)級(jí)開(kāi)始，把系統(tǒng)劃分為基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧恢边@樣做下去，直到可以直接用 EDA 元件庫(kù)中的元件來(lái)實(shí)現(xiàn)為止。這就允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)一個(gè)硬件系統(tǒng)中的不同模塊，其中每個(gè)設(shè)計(jì)者負(fù)責(zé)自己所山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 19 承擔(dān)的部分，而而由上層設(shè)計(jì)師對(duì)其下層設(shè)計(jì)者完成的設(shè)計(jì)用行為級(jí)上層模塊進(jìn)行驗(yàn)證。 Verilog HDL的設(shè)計(jì)流程 自頂向下設(shè)計(jì)的基本概念 現(xiàn)代集成電路制造工藝技術(shù)的改進(jìn)，使得在一個(gè) 芯片上集成數(shù)十萬(wàn)乃至數(shù)百萬(wàn)個(gè)器件成為可能，但很難設(shè)想僅由一個(gè)設(shè)計(jì)師獨(dú)立設(shè)計(jì)如此大規(guī)模的電路而不出錯(cuò)誤。同時(shí)， OVI 推出 版本的 Verilog HDL規(guī)范， IEEE 接收將 OVI 的 Verilog 作為 IEEE 標(biāo)準(zhǔn)的提案。 1990 年初 Cadence 公司把 Verilog HDL 和 Verilog HDLXL 分開(kāi)，并公開(kāi)發(fā)布了 Verilog HDL. 隨后成立的 OVI （ Open Verilog HDL International）組織負(fù)責(zé) Verilog HDL 的發(fā)展， OVI 由 Verilog HDL 的使用山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 18 和 CAE 供應(yīng)商組成，制定標(biāo)準(zhǔn)。 1987 年 Synonsys 公司開(kāi)始使用 Verilog HDL 行為語(yǔ)言作為綜合工具的輸入。 1986 年 Moorby 對(duì) Verilog HDL 的發(fā)展又做出另一個(gè)巨大的貢獻(xiàn)，提出了用于快速門級(jí)仿真的 XL 算法。 1983 年該公司的 Philip Moorby 首創(chuàng)了 Verilog HDL， Moorby 后來(lái)成為 Verilog HDLXL 的主要設(shè)計(jì)者和 Cadence 公司的第一合伙人。但 Verilog HDL 較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。 1990 年 CADENCE 公司公開(kāi)發(fā)表了 Verilog HDL,并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995. Verilog HDL 的最大特點(diǎn)就是易學(xué)易用，如果有 C 語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把 Verilog HDL 內(nèi)容安排在與 ASIC 設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于 HDL語(yǔ)言本 身是專門面山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 17 向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。 1985 年 Moorby 推出它的第三個(gè)商用仿真器 VerilogXL,獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應(yīng)用。前者 由 Gateway Design Automation 公司（該公司于 1989年被 Cadence 公司收購(gòu)）開(kāi)發(fā)。 圖 EPM570T144 芯片的封裝圖及管腳功能 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 16 3 Verilog HDL 介紹 本次設(shè)計(jì)所用的語(yǔ)言為 Verilog HDL 設(shè)計(jì)語(yǔ)言， Verilog HDL 是一種硬件描述語(yǔ)言（ HDL:Hardware Description Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。本次設(shè)計(jì)核心模塊 CPLD 采用 Altera 公司 MAX II 系列的EPM570T144 芯片。 C ( 結(jié)溫 ) ，支持汽車和其他對(duì)溫度敏感的應(yīng)用。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 15 ： MAX II 器件支持?jǐn)U展級(jí)溫度范圍，從 40 176。 C 到 +100 176。 Fla