【正文】 Verilog HDL 的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。 Verilog HDL 模型可以是實(shí)際電路的不同級(jí)別的抽象。 （ 1）設(shè)計(jì)開(kāi)發(fā)：即從編寫(xiě)設(shè)計(jì)文件→綜合→布局布線(xiàn)→投片生成這樣一系列步驟。 EDA 工具提供了有效的手段來(lái)管理錯(cuò)綜復(fù)雜的層次，即可以很方便地查看某一層次某一模塊的源代碼或電路圖以改正仿真時(shí)發(fā)現(xiàn)的錯(cuò)誤。目前， EDA 技術(shù)的發(fā)展使得設(shè)計(jì)師有可能實(shí)現(xiàn)自頂向下的設(shè)計(jì)。 1995 年 12 月， IEEE 制定了 Verilog HDL 的標(biāo)準(zhǔn) IEEE13641995. 任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語(yǔ)言是以一種高級(jí)語(yǔ)言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實(shí)現(xiàn) RTL級(jí)仿真，用以驗(yàn)證設(shè)計(jì)的正確性，而不必像在傳統(tǒng)的手工設(shè)計(jì)過(guò)程中那樣，必須等到完成樣機(jī)后才能進(jìn)行實(shí)測(cè)和調(diào)試。 19841985 年 Moorby 設(shè)計(jì)出第一個(gè)關(guān)于 Verilog HDL 的仿真器。兩種 HDL 均為 IEEE 標(biāo)準(zhǔn)， Verilog HDL 就是在用途最廣泛的 C 語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，它是由GDA(Gateway Design Automation)公司的 Phil Moorby 在 1983 年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。 C 到 +125 176。 ： MAX II 器件提供 8 K bits 用戶(hù)可訪(fǎng)問(wèn) Flash 存儲(chǔ)器，可用于片內(nèi)串行 或并行非易失存儲(chǔ)。 ： Altera 的 MAX II CPLD 系列自從推出以來(lái)，在低功耗應(yīng)用上大展身手，特別是新的零功耗 MAX IIZ ，它的動(dòng)態(tài)功耗和待機(jī)功耗都是業(yè)界最低的。低成本和低功耗的基礎(chǔ)是結(jié)合了 Altera MAX II CPLD 所有優(yōu)點(diǎn)的體系結(jié)構(gòu)，這一體系結(jié)構(gòu)同時(shí)利用了 Altera 在 FPGA 產(chǎn)品上的專(zhuān)業(yè)優(yōu)勢(shì) —— 查找表 (LUT) 。 這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但 其過(guò)于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。 其后，出現(xiàn)了一類(lèi)結(jié)構(gòu)上稍復(fù) 雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。 外圍電路的設(shè)計(jì) 外圍電路都是一些最基本，最常見(jiàn)的模擬電路，因此使用時(shí)不會(huì)有太大的問(wèn)題，但是有 一些細(xì)節(jié)要注意，就是在一些電阻和電容的取值上，要仔細(xì)一些，使電阻和電容要匹配。由于 EDA 軟件的功能日益強(qiáng)大，原來(lái)功能單 一的軟件，現(xiàn)在增加了很多新的用途。和傳統(tǒng)的運(yùn)動(dòng)控制器產(chǎn)品相比，所有摩信科技的產(chǎn)品都具有開(kāi)放式結(jié)構(gòu)，高速高精度，網(wǎng)際在線(xiàn)控制，多軸同步控制，可重構(gòu)性，高集成度，高可靠性和安全性的卓越性能。這些系統(tǒng)采用模塊化，嵌入式軟、硬件結(jié)構(gòu)，其中以華中 I 型較具有代表性，它采用工業(yè)PC 機(jī)加控制卡的結(jié)構(gòu)，運(yùn)行在 DOS 平臺(tái)上，具有較好的模塊化、層次化特征和一定擴(kuò)展性、伸縮性。認(rèn)真地研究了國(guó)外先進(jìn)的 Galil、 ComputMotor 及東芝系列等電機(jī)控制系統(tǒng)，可以發(fā)現(xiàn)這些控制系統(tǒng)均可適用于步進(jìn)電機(jī)、交流伺服電機(jī)、直流伺服電機(jī)及液壓伺服元件的運(yùn)動(dòng)控制，其控制精度高，工作可靠，具有 優(yōu)良的工作特性。依靠集成在卡上 ROM 中的程序，它能獨(dú)立完成實(shí)時(shí)、多任務(wù)控制，而無(wú)需主機(jī)介入。 為此， 1987 年開(kāi)放式運(yùn)動(dòng)控制系統(tǒng)開(kāi)始興起，首先是美國(guó)空軍在美國(guó)政府的資助下提出了“開(kāi)放系統(tǒng)體系結(jié)構(gòu)標(biāo)準(zhǔn)規(guī)格（ OSAOA）”，其后許多相關(guān)的研究計(jì)劃在世界各國(guó)相繼啟動(dòng)，其中影響較大的有美國(guó)的開(kāi)放式模塊化結(jié)構(gòu)控制器 OMAO（ Open Modular Architecture Controller）、歐洲的OSAO（ Open System Architecture for Control within Automation）和日本的OSEC（ Open System Environment for Controller Architecture）等計(jì)劃。同時(shí)，圍繞工 業(yè) PC 機(jī)開(kāi)發(fā)的實(shí)用功能擴(kuò)展及其應(yīng)用也越來(lái)越多，運(yùn)動(dòng)控制卡的產(chǎn)生便是其中一例。 運(yùn)動(dòng)控制卡通常采用專(zhuān)業(yè)運(yùn)動(dòng)控制芯片或高速 DSP 作為運(yùn)動(dòng)控制核心，大多用于控制步進(jìn)電機(jī)或伺服電機(jī)。 作者簽名 ： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書(shū) 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門(mén)或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。s important ponent, motion control card research and development has been given more and more importance. From the point of development trend, based on the CAN bus, CPLD and FPGA as the core processor of the open motion controller is being the mainstream. This kind of open motion controller with CPLD or FPGA chip as the core processor of motion controller,with PC as the information processing platform, motion controller in embedded PC plugin card form, also is the use of PC+ motion controller mode,this model will be PC machine information processing ability and open characteristics and motion controller for trajectory control ability anically together, with information processing ability, high degree of opening, motion trajectory control accuracy, good versatility. The graduation project designs a CPLD control applied in motion control card design system, the system uses MAX IIEPM570T14 as the purpose of the design was to output two paths of pulse waveform, one waveform lag another90 degrees, and can realize the output pulse frequency adjustable. In this design uses the MAX IIEPM570T144 as the controller, using Verilog HDL as a design language, using Quartus simulation software for frequency division module, frequency modulation module and lag module simulation was carried out ， thus control precision stepper motor running. Keywords: motion control card, stemping motor, Verilog, CPLD, FPGA, Quartus山東科技大學(xué)學(xué)士學(xué)位論文 目錄 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。作為開(kāi)放式數(shù)控系統(tǒng)的重要組成部分 ,運(yùn)動(dòng)控制卡的研究和開(kāi)發(fā)也日漸受到重視。并且能實(shí)現(xiàn)輸出脈沖頻率的可調(diào)節(jié)，從而控制步進(jìn)電機(jī)的精確運(yùn)轉(zhuǎn)。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)的成果作品。 、圖表要求： 1）文 字通順，語(yǔ)言流暢，書(shū)寫(xiě)字跡工整，打印字體及大小符合要求，無(wú)錯(cuò)別字，不準(zhǔn)請(qǐng)他人代寫(xiě) 2）工程設(shè)計(jì)類(lèi)題目的圖紙，要求部分用尺規(guī)繪制，部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國(guó)家技術(shù)標(biāo)準(zhǔn)規(guī)范。在國(guó)內(nèi)相應(yīng)的產(chǎn)品也已出現(xiàn)，如成都步進(jìn)電機(jī)有限公司的 DMC300 系列卡已成功地應(yīng)用于數(shù)控打孔機(jī)、汽車(chē)部件性能試驗(yàn)臺(tái)等多種自動(dòng)化設(shè)備上。因此為了在機(jī)械加工過(guò)程中獲得較高的加工精度，開(kāi)發(fā)具有全閉環(huán)功能的運(yùn)動(dòng)控制卡，是擺在我們面前的重要課題。 PMACPC 以 Motorola 公司的 DSP56001 為微處理器，主頻 20/30MHz，60/40 微妙 /拍的伺服更新率， 36 位位置范圍（ 64 千兆計(jì)數(shù)范圍）， 16 位 DAC輸出分辨率， 10/15MHz 編碼計(jì)數(shù)率，每秒可處置多達(dá) 500 條程序，可以完成直線(xiàn)或圓弧插 補(bǔ)，“ S曲線(xiàn)”加速和減速，三次軌跡計(jì)算、樣條計(jì)算。 前三種是通用的多軸運(yùn)動(dòng)控制卡，而后三種為典型的數(shù)控系統(tǒng)，主要應(yīng)用于數(shù)控機(jī)床。即提高了工作效率，又使所設(shè)計(jì)控制系統(tǒng)具有很好的通用性。用戶(hù)可通過(guò)控制器的擴(kuò)展口實(shí)現(xiàn)最多達(dá) 16 軸的控 制，但成本很高。 應(yīng)用及發(fā)展趨勢(shì) 運(yùn)動(dòng)控制技術(shù)日新月移，不論是 ASIC 或是 DSP 為核心的運(yùn)動(dòng)控制卡，均有其優(yōu)越點(diǎn)。 ：目的是輸出的一路脈沖滯后于另一路脈沖 90176。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路 (ASIC)芯片，而且希望 ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。 PLA 器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。幾乎所有應(yīng)用門(mén)陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA 和 CPLD 器件。對(duì)于基于宏單元的構(gòu)架，隨著邏輯密度的增加，布線(xiàn)區(qū)域呈指數(shù)性增長(zhǎng)，因此當(dāng) 密度大于 512 宏單元時(shí)，該架構(gòu)不具有高效的可升級(jí)性。 C。 C 到 +100 176。 圖 EPM570T144 芯片的封裝圖及管腳功能 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 16 3 Verilog HDL 介紹 本次設(shè)計(jì)所用的語(yǔ)言為 Verilog HDL 設(shè)計(jì)語(yǔ)言， Verilog HDL 是一種硬件描述語(yǔ)言（ HDL:Hardware Description Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。但 Verilog HDL 較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。 1990 年初 Cadence 公司把 Verilog HDL 和 Verilog HDLXL 分開(kāi)，并公開(kāi)發(fā)布了 Verilog HDL. 隨后成立的 OVI （ Open Verilog HDL International）組織負(fù)責(zé) Verilog HDL 的發(fā)展， OVI 由 Verilog HDL 的使用山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 18 和 CAE 供應(yīng)商組成，制定標(biāo)準(zhǔn)。 圖 — DOWN 設(shè)計(jì)思想 自頂向下的設(shè)計(jì)是從系統(tǒng)級(jí)開(kāi)始，把系統(tǒng)劃分為基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧恢边@樣做下去，直到可以直接用 EDA 元件庫(kù)中的元件來(lái)實(shí)現(xiàn)為止。這些模塊稱(chēng)為該層次的基本單元，而該層次的基本單 元又由下一層次的基本單元互連而成，如此下去，完整的硬件設(shè)計(jì)就可以由圖 所示的設(shè)計(jì)樹(shù)描述。 EDA 工具往往不僅支持 HDL描述也支持電路圖輸入，有效地利用這山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 21 兩種方法是提高設(shè)計(jì)效率的辦法之一。用 Verilog HDL描述的電路設(shè)計(jì)就是該電路的 Verilog HDL 模型。這種行為描述語(yǔ)言具有以下幾種功能： （ 1）可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)； （ 2）用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間； （ 3）通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為； （ 4）提供了條件循環(huán)程序結(jié)構(gòu)； （ 5）提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)程序結(jié)構(gòu)； 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制