【導讀】統(tǒng)已成為一個重要的發(fā)展方向。作為開放式數(shù)控系統(tǒng)的重要組成部分,運動。控制卡的研究和開發(fā)也日漸受到重視。從發(fā)展趨勢來看,基于CAN總線的,以CPLD和FPGA作為核心處理器的開放式運動控制器正成為主流。力強、開放程度高、運動軌跡控制準確、通用性好的特點。在設計中以輸出兩路脈沖波形為目的，控制步進電機的精確運轉。導教師的指導下進行的研究工作及取得的成果。機構的學位或學歷而使用過的材料。行研究所取得的研究成果。除了文中特別加以標注引用的內容。對本文的研究做出重要貢獻的個人和集體，均已在文中以明。本人完全意識到本聲明的法律后果由本人承擔。電子版，允許論文被查閱和借閱?？梢詫⒈緦W位論文的全部或部分內容編入有關數(shù)據(jù)庫進行檢索，可以采用影印、縮印或掃描等復制手段保存和匯編本學位論文。涉密論文按學校規(guī)定處理。

　　

【正文】 像和布局布線 由于各種 ASIC 和 FPGA 器件的工藝各不相同，因而當用不同廠家的不同器件來實現(xiàn)已驗證的邏輯網(wǎng)標時，需要不同的基本單元庫與布線延遲模型與之對應才能進行準確的優(yōu)化、映像和布局布線?；締卧獛炫c布線延遲模型由熟悉本廠工藝的工程師提供，再由 EDA 廠商的工程師編入相應的處理程序，而邏輯電路設計師只需用一文件說明所用的工藝器件和約束條件， EDA 工具就會自動地根據(jù)這一文件選擇相應的庫和模型進行準確的處理，從而大大提高設計效率。 Verilog HDL的基本語法 Verilog HDL 是一種用于數(shù)字邏輯電路設計的語言。用 Verilog HDL描述的電路設計就是該電路的 Verilog HDL 模型。 Verilog HDL 既是一種行為描述的語言也是一種結構描述的語言。也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的 Verilog HDL 模型。 Verilog HDL 模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們所對應的模型類型共有以下五種： （ 1）系統(tǒng)級（ systemlevel）：用高級語言結構實現(xiàn)設計模塊外部性能的模型； 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 23 （ 2）算法級（ algorithemlevel）：用高級語言結構實現(xiàn)設計算法的模型 ； （ 3） RTL 級（ Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和任何處理這些數(shù)據(jù)的模型； （ 4）門級（ gatelevel）：描述邏輯門以及邏輯門之間連接的模型； （ 5）開關級（ switchlevel）：描述器件中三極管和儲存節(jié)點以及他們之間連接的模型。 一個復雜電路的完整 Verilog HDL模型是由若干個 Verilog HDL子模塊構成的，每一個模塊又可以有若干個子模塊構成。利用 Verilog HDL 語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述及其復雜的大型設計。 Verilog HDL 行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合與算法級和 RTL 級的模型設計。這種行為描述語言具有以下幾種功能： （ 1）可描述順序執(zhí)行或并行執(zhí)行的程序結構； （ 2）用延遲表達式或事件表達式來明確地控制過程的啟動時間； （ 3）通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為； （ 4）提供了條件循環(huán)程序結構； （ 5）提供了可帶參數(shù)且非零延續(xù)時間的任務程序結構； 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 24 （ 6）提供了可定義新的操作符的函數(shù)結構； （ 7）提供了用于建立表達式的算術運算符、邏輯運算符、位運算 符。 Verilog HDL 語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： （ 1）提供了一整套完整的組合型原語； （ 2）提供了雙向通道和電阻器件的原語； （ 3）可建立 MOS 器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL 的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL 中，提供了延遲和輸出強度的語言來建立精確程度很高的信號模型。信號值可以有不同的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL 作為一種高級的硬件描述編程語言，有著類似于 C 語言的風格。其中有許多語句，如 if 語句、 case 語句等，和 C 語言中的對應語句十分相似。如果讀者已經(jīng)掌握 C 語言編程的基礎，那么學習 Verilog HDL并不困難，只要對 Verilog HDL 某些特殊方面著重加以理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數(shù)字邏輯電路。 的 主要優(yōu)點 下面列出的是 Verilog 硬件描述語言的主要 優(yōu)點 ： 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 25 基本邏輯門，例如 a n d、 o r 和 n a n d 等都內置在語言中。 用戶定義原語（ U D P）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。 開關級基本結構模型，例如 p m o s 和 n m o s 等也被內置在語言中。 提供顯式語言結構指定設計中的端口到端口的時延及路徑時延和設計的時序檢查。 可采用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式 — 使用過程化結構建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結構化方式 — 使用門和模塊實例語句描述建模。 Verilog HDL 中有 兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 能夠描述層次設計，可使用模塊實例結構描述任何層次。 設計的規(guī)?？梢允侨我獾?；語言不對設計的規(guī)模（大小）施加任何限制。 Verilog HDL 不再是某些公司的專有語言而是 I E E E 標準。 人和機器都可閱讀 Verilog 語言，因此它可作為 E D A 的工具和設計者之間的 交互語言。 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 26 Verilog HDL語言的描述能力能夠通過使用編程語言接口（ P L I）機 制進一步擴展。 P L I 是允許外部函數(shù)訪問 Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RT L）到算法級，包括進程和隊列級。 能夠使用內置開關級原語在開關級對設計完整建模。 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。 Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消 息。 在行為級描述中， Verilog HDL 不僅能夠在 RT L 級上進行設計描述，而且能夠在體系結構級描述及其算 法級行為上進行設計描述。 能夠使用門和模塊實例化語句在結構級進行結構描述。 在 Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。 Verilog HDL 還具有內置邏輯函數(shù)，例如 amp。（按位與）和 |（按位或）。 對高級編程語言結構，例如條件語句、情況語句和循環(huán)語句，山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 27 語言中都可以使用。 可以顯式地對并發(fā)和定時進 行建模。 提供強有力的文件讀寫能力。 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結果；例如，事件隊列上的事件順序在標準中沒有定義。 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 28 4 總體設計思路 總體設計框圖與設計思路 如圖 所示，是本設計的原理框圖。其核心模塊為 CPLD 芯片，內部有分頻器、調頻器、滯后器三個模塊。分頻器把實驗板上晶振頻率（ 48MHz）分頻到我們需要的頻率 ,既 400Hz，便于觀 察。調頻模塊：把分頻模塊的輸出頻率進行調節(jié)，主要是通過改變外部三個管腳的高低電平，來模擬外界的變化，輸出我們所需要脈沖的頻率，用以控制步進電機的運轉，實現(xiàn)步進電機的速度可調。滯后模塊：目的是輸出的一路脈沖滯后于另一路脈沖 90176。 核心部分 CPLD 利用 Verilog HDL 語言來完成，其他部分利用外圍電路來實現(xiàn)。 基 準 時 鐘輸 入 引 腳測 試 引 腳測 試 引 腳測 試 引 腳調 頻 模 塊滯 后 模 塊分 頻 模 塊 圖 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 29 設計思路 在購買 CPLD 芯片之前，首先對所編好的程序在 Quartus II 軟件中進行仿真，在編譯中，軟件會自動計算出這個程序所需要的 CPLD 邏輯單元數(shù)。因此根據(jù)最后編譯的結果，我們選擇了 EPM570 型芯片，其內部邏輯單元數(shù)為240 個，只要對程序進行一定的優(yōu)化處理，既可以滿足所有的設計要求。 另外，為了使整個設計盡量簡潔，設計中采用了原理圖輸入法和 Verilog HDL 相結合，這樣也節(jié)省了更多的芯片內部資源。 外圍電路的設計 本設計采用 USB 提供電壓，因為 MAX IIEPM570T144 芯片需要 的電壓，因此需要接穩(wěn)壓器，型號為 。 為 MAX IIEPM570T144芯片提供基準時鐘的是 48MHz 的芯片，晶振脈沖由 CLK0 輸入。把程序下載到芯片里面的端口為 JTAG，遵從 JTAG 協(xié)議。除以上之外，還有兩排接插件，用以引出 MAX IIEPM570T144 芯片的所有引腳。 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 30 5 運動控制卡電路的設計 時鐘電路 在本次設計中采用的是 48MHz 的晶振，由晶振產(chǎn)生的脈沖來作為 MAX IIEPM570T144 芯片的時鐘。時鐘脈沖：脈沖信號是一個按一定電壓幅度，一定時間間隔連續(xù)發(fā)出的脈沖信號。脈沖信號之間的時 間間隔稱為周期；而將在單位時間（如 1 秒）內所產(chǎn)生的脈沖個數(shù)稱為頻率。頻率是描述周期性循環(huán)信號（包括脈沖信號）在單位時間內所出現(xiàn)的脈沖數(shù)量多少的計量名稱；頻率的標準計量單位是 Hz（赫）。電腦中的系統(tǒng)時鐘就是一個典型的頻率相當精確和穩(wěn)定的脈沖信號發(fā)生器。頻率在數(shù)學表達式中用“ f”表示，其相應的單位有： Hz（赫）、 kHz（千赫）、 MHz（兆赫）、 GHz（吉赫）。其中 1GHz=1000MHz， 1MHz=1000kHz， 1kHz=1000Hz。計算脈沖信號周期的時間單位及相應的換算關系是： s（秒）、 ms（毫秒）、μ s（微秒）、ns（納秒），其中： 1s=1000ms， 1 ms=1000μ s， 1μ s=1000ns。 時鐘電路如下圖 所示 山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 31 圖 時鐘電路 電源電路 本次設計采用 USB 供電， USB 提供的是 +5 的電壓，而 MAX IIEPM570T144 芯片需要的是 +3 的電壓，因此在電路中還需要接一穩(wěn)壓源芯片，電路如圖 所示。 USB供電是指給沒有外接電源的 USB設備供電， USB一共有 4根信號線，Ground， +5V， P+和 P。其中的 +5V 就是 給 USB 供電的電源。 USB 供電電壓： +5V 是標準值，允許有一定的偏差，計算機 USB 口的供電電壓在 ~ 之間都符合 USB 協(xié)議的規(guī)范。 USB 供電電流：是 +5V 的電流，USB 協(xié)議規(guī)定最大值為 500mA，也就是單個 USB 口最大輸出功率是 。不過實際設計是兩個 USB 口公用一個供電的芯片，一般限制電流在 左右 (筆記本 )，或者每個 USB 口使用一個芯片， 左右，所以移動硬盤山東科技大學學士學位論文 基于 MAXII 控制的運動控制板卡的設計 32 的輔助電源不插也有可能可以正常工作 ( 英寸硬盤的最大功率一般是5W)。 圖 穩(wěn)壓源芯片 程序下載端口 通過 JTAG 端口，遵從 JTAG 協(xié)議把程序下載到芯片中，從而進行在線調試，電路圖如