【正文】 語言中都可以使用。其核心模塊為 CPLD 芯片，內(nèi)部有分頻器、調(diào)頻器、滯后器三個模塊。 外圍電路的設(shè)計 本設(shè)計采用 USB 提供電壓，因為 MAX IIEPM570T144 芯片需要 的電壓，因此需要接穩(wěn)壓器，型號為 。電腦中的系統(tǒng)時鐘就是一個典型的頻率相當(dāng)精確和穩(wěn)定的脈沖信號發(fā)生器。 USB 供電電流：是 +5V 的電流，USB 協(xié)議規(guī)定最大值為 500mA，也就是單個 USB 口最大輸出功率是 。其中的 +5V 就是 給 USB 供電的電源。脈沖信號之間的時 間間隔稱為周期；而將在單位時間（如 1 秒）內(nèi)所產(chǎn)生的脈沖個數(shù)稱為頻率。因此根據(jù)最后編譯的結(jié)果，我們選擇了 EPM570 型芯片，其內(nèi)部邏輯單元數(shù)為240 個，只要對程序進(jìn)行一定的優(yōu)化處理，既可以滿足所有的設(shè)計要求。 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。（按位與）和 |（按位或）。 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RT L）到算法級，包括進(jìn)程和隊列級。 這些方式包括：行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實例語句描述建模。 用戶定義原語（ U D P）創(chuàng)建的靈活性。這是因為在Verilog HDL 中，提供了延遲和輸出強(qiáng)度的語言來建立精確程度很高的信號模型。這些抽象的級別和它們所對應(yīng)的模型類型共有以下五種： （ 1）系統(tǒng)級（ systemlevel）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊外部性能的模型； 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 23 （ 2）算法級（ algorithemlevel）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型 ； （ 3） RTL 級（ Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和任何處理這些數(shù)據(jù)的模型； （ 4）門級（ gatelevel）：描述邏輯門以及邏輯門之間連接的模型； （ 5）開關(guān)級（ switchlevel）：描述器件中三極管和儲存節(jié)點以及他們之間連接的模型。 （ 2）設(shè)計驗證：也就是進(jìn)行各種仿真的一系列步驟，如果在仿真過程中發(fā)現(xiàn)問題就返回設(shè)計輸入進(jìn)行修改。 具體模塊的設(shè)計編譯和仿真過程 在不同層次做具體模塊的設(shè)計所用的方法有所不同。 層次管理的基本概念 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 20 復(fù)雜數(shù)字邏輯電路和系統(tǒng)的層次化、結(jié)構(gòu)化設(shè)計隱含著硬件設(shè)計方案的逐次分解。 Verilog HDL的設(shè)計流程 自頂向下設(shè)計的基本概念 現(xiàn)代集成電路制造工藝技術(shù)的改進(jìn)，使得在一個 芯片上集成數(shù)十萬乃至數(shù)百萬個器件成為可能，但很難設(shè)想僅由一個設(shè)計師獨立設(shè)計如此大規(guī)模的電路而不出錯誤。 1986 年 Moorby 對 Verilog HDL 的發(fā)展又做出另一個巨大的貢獻(xiàn)，提出了用于快速門級仿真的 XL 算法。 1985 年 Moorby 推出它的第三個商用仿真器 VerilogXL,獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應(yīng)用。 C ( 結(jié)溫 ) ，支持汽車和其他對溫度敏感的應(yīng)用。 (ISP)： MAX II 器件支持用戶在器件工作時對閃存配置進(jìn)行更新。 Altera 新的零功耗 MAX IIZ CPLD ，在 CPLD 業(yè)界實現(xiàn)了最低的靜態(tài)和動態(tài)功耗?；? LUT 的體系結(jié)構(gòu)提高了 I/O 焊盤受限空間的邏輯容量。 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期。典型的 PLD 由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達(dá)式來描述，所以， PLD 能以乘積和的形式完成大量的組合邏輯功能。外圍電路的調(diào)試工作要配合芯片程序設(shè)計一起進(jìn)行，這樣才能輕松地輸出所需要的理想脈沖。本次設(shè)計采用的是 Altera 公司的 CPLD 芯片，我們會利用 Quartus II 進(jìn)行設(shè)計，其中采用文本編輯器，來進(jìn)行 Verilog HDL 語言的設(shè)計。 MCT8000 系列產(chǎn)品可廣泛應(yīng)用于半導(dǎo)體加工設(shè)備，工業(yè)機(jī)器人，數(shù)控機(jī)床，醫(yī)療設(shè)備， 紡織設(shè)備，印刷設(shè)備，自動化裝 配線，數(shù)據(jù)采集和處理，智能家電以及需要網(wǎng)際在線和無線漫游控制的各種場合。但是這些系統(tǒng)中的運(yùn)動控制卡都是有用在基于 PC 的系統(tǒng)中，并沒有形成一種通用的、系列化應(yīng)用于市場的產(chǎn)品。其中，尤其值得推崇的是許多國外的這類系統(tǒng)都提供了高級語言的工作平臺，用戶可采用 C++、 VB 和 VISUALC++等對其驅(qū)動器直接進(jìn)行編程控制。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 5 從市場需求來看，以美國 Delta Tau Data System 公司的 PMAC 系列卡為例，在全球的銷售量超過 45000 套，被用于數(shù)控機(jī)床、醫(yī)療器械、工業(yè)機(jī)器人等需要高精度位置控制領(lǐng)域。再實山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 4 施計劃的同時，歐美等發(fā)達(dá)國家的公司也一直致力于研究開發(fā)開放式運(yùn)動控制器。 在機(jī)電一體化領(lǐng)域中，運(yùn)動控制卡的作用是控制執(zhí)行機(jī)構(gòu)（如步進(jìn)電機(jī)或伺服電機(jī)）按照一定的速度和軌跡運(yùn)行。一般的，運(yùn)動控制卡與 PC 機(jī)構(gòu)成主從時控制機(jī)構(gòu)： PC 機(jī)負(fù)責(zé)人機(jī)交互界面的管理和控制系統(tǒng)的實時監(jiān)控等方面的工作（ 例如鍵盤和鼠標(biāo)的管理、系統(tǒng)狀態(tài)的顯示、運(yùn)動軌跡的規(guī)劃、控制指令的發(fā)送、外部信號的監(jiān)控等等）；控制卡完成運(yùn)動控制的所有細(xì)節(jié)（包括脈沖和方向信號的輸出、自動升降速、原點和限位等信號的檢測等等）。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。從發(fā)展趨勢來看 ,基于 CAN 總線的 ,以 CPLD 和 FPGA 作為核心處理器的開放式運(yùn)動控制器正成為主流。 在設(shè)計中以輸出兩路脈沖波形為目的，其中一路波形滯后另一路 90176。 作者簽名： 日 期： 山東科技大學(xué)學(xué)士學(xué)位論文 目錄 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨立進(jìn)行研究所取得的研究成果。 ：任務(wù)書、開題報告、外文譯文、譯文原文（復(fù)印件）。 這種運(yùn)動控制模式在國外自動化設(shè)備的控制系統(tǒng)中比較流行，運(yùn)動控制卡也形成了一個獨立的專門行業(yè)，具有代表性的產(chǎn)品有美國的 PMAC、PARKER 等運(yùn)動控制 卡。 在位置控制方面，由于傳動機(jī)構(gòu) 加減速、滾珠絲杠等都有一定的傳動間隙、變形等，造成目標(biāo)位置的的誤差，很難達(dá)到很高的定位精度。 美國 Delta Tau Data System公司推出的 PMAC 系列伺服控制卡比較有代表性。 在國外，已有多種商品化的運(yùn)動控制主板，較著名的有： Galil、CompuMotor、 PMAC、 FANUC、 SIMENS、 AB 等系統(tǒng)，這些系統(tǒng)的共同點是： ； Windows 平臺下工作，可使用 VB、 VC 等語言； ，一般都具有很好的實時性，并具有Windows 系統(tǒng)的多任務(wù)型； ，具有直線和圓弧插補(bǔ)功能； ，在啟動和停止階段具有加速度水平的控制， 使系統(tǒng)具有較好的動態(tài)響應(yīng)特征； 、交流伺服電機(jī)及液壓伺服馬達(dá)進(jìn)行控制。借助于這樣先進(jìn)的控制系統(tǒng)，國外的許多設(shè)計者免除了國內(nèi)設(shè)計者要花很大力氣完成的底山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 7 層設(shè)計工作。 GH800 運(yùn)動控制器能夠控制八個伺服軸或四個步進(jìn)軸，并可實現(xiàn)伺服軸和步進(jìn)軸的任意組合，控制信號的輸出有多種形式，可為模擬量、脈沖或 PWM。此外，專用的軟硬件結(jié)構(gòu)也限制了系統(tǒng)本身的持續(xù)開發(fā)，使系統(tǒng)的開發(fā)投資人，周期長、風(fēng) 險高，更新?lián)Q代慢，不利于運(yùn)動控制系統(tǒng)的發(fā)展和進(jìn)步。 2. 調(diào)頻模塊：把分頻模塊的 輸出頻率進(jìn)行調(diào)節(jié)，主要是通過改變外部三個管腳的高低電平，來模擬外界的變化，輸出我們所需要脈沖的頻率，用以控制步進(jìn)電機(jī)的運(yùn)轉(zhuǎn)，實現(xiàn)步進(jìn)電機(jī)的速度可調(diào)。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠 商來獨立承擔(dān)。還有一類結(jié)構(gòu)更為 靈活的邏輯器件是可編程邏輯陣列 (PLA)，它也由一個“與”平面和一個“或”平面構(gòu)成，但是這兩個平面的連接關(guān)系是可編程的。與門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 13 可實時在線檢驗等優(yōu)點，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。傳統(tǒng)意義上， CPLD 由基于宏單元的邏輯陣列塊（ LAB）和特定的全局布線矩陣組成。 MAX IIZ CPLD 的支持在同行業(yè)的工業(yè)溫度范圍 40，電源領(lǐng)導(dǎo)到 100176。 ： MAX II 器件支持工業(yè)級溫度范圍，從 40 176。該芯片共有 144 個管腳，內(nèi)部 240 個邏輯單元，如圖 所示，為該芯片的封裝圖即管腳功能。與之相比， VHDL 的學(xué)習(xí)要困難一些。 1989 年 Cadence 公司收購了 Gateway 公司， Verilog HDL 成為Cadence 公司的私有財產(chǎn)。圖 為自頂向下的示意圖，以設(shè)計樹的形式繪出。在集成電路設(shè)計的每個層次，硬件可以分為一些模塊，該層次的硬件結(jié)構(gòu)由這些模塊的互連描述，該層次的硬件行為由這些模塊的行為描述?？傊唧w電路是從底向上逐步實現(xiàn)的。 Verilog HDL的基本語法 Verilog HDL 是一種用于數(shù)字邏輯電路設(shè)計的語言。 Verilog HDL 行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合與算法級和 RTL 級的模型設(shè)計。其中有許多語句，如 if 語句、 case 語句等，和 C 語言中的對應(yīng)語句十分相似。 開關(guān)級基本結(jié)構(gòu)模型，例如 p m o s 和 n m o s 等也被內(nèi)置在語言中。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 人和機(jī)器都可閱讀 Verilog 語言，因此它可作為 E D A 的工具和設(shè)計者之間的 交互語言。 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。 分頻器把實驗板上晶振頻率（ 48MHz）分頻到我們需要的頻率 ,既 400Hz，便于觀 察。 為 MAX IIEPM570T144芯片提供基準(zhǔn)時鐘的是 48MHz 的芯片，晶振脈沖由 CLK0 輸入。頻率在數(shù)學(xué)表達(dá)式中用“ f”表示，其相應(yīng)的單位有： Hz（赫）、 kHz（千赫）、 MHz（兆赫）、 GHz（吉赫）。不過實際設(shè)計是兩個 USB 口公用一個供電的芯片，一般限制電流在 左右 (筆記本 )，或者每個 USB 口使用一個芯片， 左右，所以移動硬盤山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 32 的輔助電源不插也有可能可以正常工作 ( 英寸硬盤的最大功率一般是5W)。 USB供電是指給沒有外接電源的 USB設(shè)備供電， USB一共有 4根信號線，Ground， +5V， P+和 P。時鐘脈沖：脈沖信號是一個按一定電壓幅度，一定時間間隔連續(xù)發(fā)出的脈沖信號。 基 準(zhǔn) 時 鐘輸 入 引 腳測 試 引 腳測 試 引 腳測 試 引 腳調(diào) 頻 模 塊滯 后 模 塊分 頻 模 塊 圖 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動控制板卡的設(shè)計 29 設(shè)計思路 在購買 CPLD 芯片之前，首先對所編好的程序在 Quartus II 軟件中進(jìn)行仿真，在編譯中，軟件會自動計算出這個程序所需要的 CPLD 邏輯單元數(shù)。 Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消 息。 設(shè)計的規(guī)?？梢允侨我獾模徽Z言不對設(shè)計的規(guī)模（大?。┦┘尤魏蜗拗?。 可采用三種不同方式或混合方式對設(shè)計建模。