【正文】 ose of the design was to output two paths of pulse waveform, one waveform lag another90 degrees, and can realize the output pulse frequency adjustable. In this design uses the MAX IIEPM570T144 as the controller, using Verilog HDL as a design language, using Quartus simulation software for frequency division module, frequency modulation module and lag module simulation was carried out ， thus control precision stepper motor running. Keywords: motion control card, stemping motor, Verilog, CPLD, FPGA, Quartus山東科技大學(xué)學(xué)士學(xué)位論文 目錄 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 在設(shè)計(jì)中以輸出兩路脈沖波形為目的，其中一路波形滯后另一路 90176。作為開(kāi)放式數(shù)控系統(tǒng)的重要組成部分 ,運(yùn)動(dòng)控制卡的研究和開(kāi)發(fā)也日漸受到重視。從發(fā)展趨勢(shì)來(lái)看 ,基于 CAN 總線的 ,以 CPLD 和 FPGA 作為核心處理器的開(kāi)放式運(yùn)動(dòng)控制器正成為主流。并且能實(shí)現(xiàn)輸出脈沖頻率的可調(diào)節(jié)，從而控制步進(jìn)電機(jī)的精確運(yùn)轉(zhuǎn)。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過(guò)的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過(guò)的材料。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)的成果作品。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。 、圖表要求： 1）文 字通順，語(yǔ)言流暢，書(shū)寫(xiě)字跡工整，打印字體及大小符合要求，無(wú)錯(cuò)別字，不準(zhǔn)請(qǐng)他人代寫(xiě) 2）工程設(shè)計(jì)類(lèi)題目的圖紙，要求部分用尺規(guī)繪制，部分用計(jì)算機(jī)繪制，所有圖紙應(yīng)符合國(guó)家技術(shù)標(biāo)準(zhǔn)規(guī)范。一般的，運(yùn)動(dòng)控制卡與 PC 機(jī)構(gòu)成主從時(shí)控制機(jī)構(gòu)： PC 機(jī)負(fù)責(zé)人機(jī)交互界面的管理和控制系統(tǒng)的實(shí)時(shí)監(jiān)控等方面的工作（ 例如鍵盤(pán)和鼠標(biāo)的管理、系統(tǒng)狀態(tài)的顯示、運(yùn)動(dòng)軌跡的規(guī)劃、控制指令的發(fā)送、外部信號(hào)的監(jiān)控等等）；控制卡完成運(yùn)動(dòng)控制的所有細(xì)節(jié)（包括脈沖和方向信號(hào)的輸出、自動(dòng)升降速、原點(diǎn)和限位等信號(hào)的檢測(cè)等等）。在國(guó)內(nèi)相應(yīng)的產(chǎn)品也已出現(xiàn)，如成都步進(jìn)電機(jī)有限公司的 DMC300 系列卡已成功地應(yīng)用于數(shù)控打孔機(jī)、汽車(chē)部件性能試驗(yàn)臺(tái)等多種自動(dòng)化設(shè)備上。 在機(jī)電一體化領(lǐng)域中，運(yùn)動(dòng)控制卡的作用是控制執(zhí)行機(jī)構(gòu)（如步進(jìn)電機(jī)或伺服電機(jī)）按照一定的速度和軌跡運(yùn)行。因此為了在機(jī)械加工過(guò)程中獲得較高的加工精度，開(kāi)發(fā)具有全閉環(huán)功能的運(yùn)動(dòng)控制卡，是擺在我們面前的重要課題。再實(shí)山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 4 施計(jì)劃的同時(shí)，歐美等發(fā)達(dá)國(guó)家的公司也一直致力于研究開(kāi)發(fā)開(kāi)放式運(yùn)動(dòng)控制器。 PMACPC 以 Motorola 公司的 DSP56001 為微處理器，主頻 20/30MHz，60/40 微妙 /拍的伺服更新率， 36 位位置范圍（ 64 千兆計(jì)數(shù)范圍）， 16 位 DAC輸出分辨率， 10/15MHz 編碼計(jì)數(shù)率，每秒可處置多達(dá) 500 條程序，可以完成直線或圓弧插 補(bǔ)，“ S曲線”加速和減速，三次軌跡計(jì)算、樣條計(jì)算。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 5 從市場(chǎng)需求來(lái)看，以美國(guó) Delta Tau Data System 公司的 PMAC 系列卡為例，在全球的銷(xiāo)售量超過(guò) 45000 套，被用于數(shù)控機(jī)床、醫(yī)療器械、工業(yè)機(jī)器人等需要高精度位置控制領(lǐng)域。 前三種是通用的多軸運(yùn)動(dòng)控制卡，而后三種為典型的數(shù)控系統(tǒng)，主要應(yīng)用于數(shù)控機(jī)床。其中，尤其值得推崇的是許多國(guó)外的這類(lèi)系統(tǒng)都提供了高級(jí)語(yǔ)言的工作平臺(tái)，用戶可采用 C++、 VB 和 VISUALC++等對(duì)其驅(qū)動(dòng)器直接進(jìn)行編程控制。即提高了工作效率，又使所設(shè)計(jì)控制系統(tǒng)具有很好的通用性。但是這些系統(tǒng)中的運(yùn)動(dòng)控制卡都是有用在基于 PC 的系統(tǒng)中，并沒(méi)有形成一種通用的、系列化應(yīng)用于市場(chǎng)的產(chǎn)品。用戶可通過(guò)控制器的擴(kuò)展口實(shí)現(xiàn)最多達(dá) 16 軸的控 制，但成本很高。 MCT8000 系列產(chǎn)品可廣泛應(yīng)用于半導(dǎo)體加工設(shè)備，工業(yè)機(jī)器人，數(shù)控機(jī)床，醫(yī)療設(shè)備， 紡織設(shè)備，印刷設(shè)備，自動(dòng)化裝 配線，數(shù)據(jù)采集和處理，智能家電以及需要網(wǎng)際在線和無(wú)線漫游控制的各種場(chǎng)合。 應(yīng)用及發(fā)展趨勢(shì) 運(yùn)動(dòng)控制技術(shù)日新月移，不論是 ASIC 或是 DSP 為核心的運(yùn)動(dòng)控制卡，均有其優(yōu)越點(diǎn)。本次設(shè)計(jì)采用的是 Altera 公司的 CPLD 芯片，我們會(huì)利用 Quartus II 進(jìn)行設(shè)計(jì)，其中采用文本編輯器，來(lái)進(jìn)行 Verilog HDL 語(yǔ)言的設(shè)計(jì)。 ：目的是輸出的一路脈沖滯后于另一路脈沖 90176。外圍電路的調(diào)試工作要配合芯片程序設(shè)計(jì)一起進(jìn)行，這樣才能輕松地輸出所需要的理想脈沖。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路 (ASIC)芯片，而且希望 ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。典型的 PLD 由一個(gè)“與”門(mén)和一個(gè)“或”門(mén)陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來(lái)描述，所以， PLD 能以乘積和的形式完成大量的組合邏輯功能。 PLA 器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。 為了彌補(bǔ)這一缺陷， 20 世紀(jì) 80 年代中期。幾乎所有應(yīng)用門(mén)陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 FPGA 和 CPLD 器件?；? LUT 的體系結(jié)構(gòu)提高了 I/O 焊盤(pán)受限空間的邏輯容量。對(duì)于基于宏單元的構(gòu)架，隨著邏輯密度的增加，布線區(qū)域呈指數(shù)性增長(zhǎng)，因此當(dāng) 密度大于 512 宏單元時(shí)，該架構(gòu)不具有高效的可升級(jí)性。 Altera 新的零功耗 MAX IIZ CPLD ，在 CPLD 業(yè)界實(shí)現(xiàn)了最低的靜態(tài)和動(dòng)態(tài)功耗。 C。 (ISP)： MAX II 器件支持用戶在器件工作時(shí)對(duì)閃存配置進(jìn)行更新。 C 到 +100 176。 C ( 結(jié)溫 ) ，支持汽車(chē)和其他對(duì)溫度敏感的應(yīng)用。 圖 EPM570T144 芯片的封裝圖及管腳功能 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 16 3 Verilog HDL 介紹 本次設(shè)計(jì)所用的語(yǔ)言為 Verilog HDL 設(shè)計(jì)語(yǔ)言， Verilog HDL 是一種硬件描述語(yǔ)言（ HDL:Hardware Description Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 1985 年 Moorby 推出它的第三個(gè)商用仿真器 VerilogXL,獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應(yīng)用。但 Verilog HDL 較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。 1986 年 Moorby 對(duì) Verilog HDL 的發(fā)展又做出另一個(gè)巨大的貢獻(xiàn)，提出了用于快速門(mén)級(jí)仿真的 XL 算法。 1990 年初 Cadence 公司把 Verilog HDL 和 Verilog HDLXL 分開(kāi)，并公開(kāi)發(fā)布了 Verilog HDL. 隨后成立的 OVI （ Open Verilog HDL International）組織負(fù)責(zé) Verilog HDL 的發(fā)展， OVI 由 Verilog HDL 的使用山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 18 和 CAE 供應(yīng)商組成，制定標(biāo)準(zhǔn)。 Verilog HDL的設(shè)計(jì)流程 自頂向下設(shè)計(jì)的基本概念 現(xiàn)代集成電路制造工藝技術(shù)的改進(jìn)，使得在一個(gè) 芯片上集成數(shù)十萬(wàn)乃至數(shù)百萬(wàn)個(gè)器件成為可能，但很難設(shè)想僅由一個(gè)設(shè)計(jì)師獨(dú)立設(shè)計(jì)如此大規(guī)模的電路而不出錯(cuò)誤。 圖 — DOWN 設(shè)計(jì)思想 自頂向下的設(shè)計(jì)是從系統(tǒng)級(jí)開(kāi)始，把系統(tǒng)劃分為基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧恢边@樣做下去，直到可以直接用 EDA 元件庫(kù)中的元件來(lái)實(shí)現(xiàn)為止。 層次管理的基本概念 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 20 復(fù)雜數(shù)字邏輯電路和系統(tǒng)的層次化、結(jié)構(gòu)化設(shè)計(jì)隱含著硬件設(shè)計(jì)方案的逐次分解。這些模塊稱為該層次的基本單元，而該層次的基本單 元又由下一層次的基本單元互連而成，如此下去，完整的硬件設(shè)計(jì)就可以由圖 所示的設(shè)計(jì)樹(shù)描述。 具體模塊的設(shè)計(jì)編譯和仿真過(guò)程 在不同層次做具體模塊的設(shè)計(jì)所用的方法有所不同。 EDA 工具往往不僅支持 HDL描述也支持電路圖輸入，有效地利用這山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 21 兩種方法是提高設(shè)計(jì)效率的辦法之一。 （ 2）設(shè)計(jì)驗(yàn)證：也就是進(jìn)行各種仿真的一系列步驟，如果在仿真過(guò)程中發(fā)現(xiàn)問(wèn)題就返回設(shè)計(jì)輸入進(jìn)行修改。用 Verilog HDL描述的電路設(shè)計(jì)就是該電路的 Verilog HDL 模型。這些抽象的級(jí)別和它們所對(duì)應(yīng)的模型類(lèi)型共有以下五種： （ 1）系統(tǒng)級(jí)（ systemlevel）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊外部性能的模型； 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 23 （ 2）算法級(jí)（ algorithemlevel）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型 ； （ 3） RTL 級(jí)（ Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和任何處理這些數(shù)據(jù)的模型； （ 4）門(mén)級(jí)（ gatelevel）：描述邏輯門(mén)以及邏輯門(mén)之間連接的模型； （ 5）開(kāi)關(guān)級(jí)（ switchlevel）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及他們之間連接的模型。這種行為描述語(yǔ)言具有以下幾種功能： （ 1）可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)； （ 2）用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間； （ 3）通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為； （ 4）提供了條件循環(huán)程序結(jié)構(gòu)； （ 5）提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)程序結(jié)構(gòu)； 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 24 （ 6）提供了可定義新的操作符的函數(shù)結(jié)構(gòu)； （ 7）提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算 符。這是因?yàn)樵赩erilog HDL 中，提供了延遲和輸出強(qiáng)度的語(yǔ)言來(lái)建立精確程度很高的信號(hào)模型。如果讀者已經(jīng)掌握 C 語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí) Verilog HDL并不困難，只要對(duì) Verilog HDL 某些特殊方面著重加以理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。 用戶定義原語(yǔ)（ U D P）創(chuàng)建的靈活性。 這些方式包括：行為描述方式 — 使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式 — 使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。 山東科技大學(xué)學(xué)士學(xué)位論文 基于 MAXII 控制的運(yùn)動(dòng)控制板卡的設(shè)計(jì) 26 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門(mén)級(jí)、寄存器傳送級(jí)（ RT L）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 （按位與）和 |（按位或）。 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn) 行建模。 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒(méi)有定義。調(diào)頻模塊：把分頻模塊