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正文內(nèi)容

基于fpga的自動調(diào)焦電路設(shè)計及實現(xiàn)畢業(yè)論文(參考版)

2025-06-23 02:18本頁面
  

【正文】 電路圖如圖 所示。該 RAM 芯片存儲空間為 512k16bit,最高讀寫速度為 1012ns,供電電壓為 。+ 3 . 3 V+ 1 . 5 V+ 5 V+ 5 VG N D1I N3O U T2O U T4U 1 3R E G 1 1 1 7 3 . 3G N D1I N3O U T2O U T4U 4R E G 1 1 1 7 1 . 5C 5 61 0 4C 5 71 0 U FC 5 81 0 U FC 5 91 0 4C 6 01 0 4C 6 11 0 U FC 6 21 0 U FC 6 31 0 4D G N DD G N D圖 電源電路 外置 RAM 電路為方便拓展系統(tǒng)功能,本設(shè)計配屬了兩塊外置 RAM。本設(shè)計分別使用 [30]和 [30]將 5V 電壓轉(zhuǎn)換為 和。 其他電路設(shè)計除上述主要系統(tǒng)外,本設(shè)計還包括電源電路、LED 指示燈電路、外置RAM 電路、串口電路等。C 81 0 u FC 91 0 u FD G N D+ 3 . 3 VC 40 . 1 u FA G N D+ 3 . 3 VC 11 0 p FC 21 0 p FC 31 n FY 12 7 M H zL 10 . 1 u HA G N DX T A L IX T A L OC 1 00 . 1 u FC 1 10 . 1 u FC 50 . 1 u FC 60 . 1 u FC 70 . 1 u Fr e s1S P2A P3L L C4V s d d 15V d d d 16R C V 17R C V 28M P 79M P 61 0M P 51 1M P 41 2M P 31 3M P 21 4M P 11 5M P 01 6V d d d 21 7V s d d 21 8R T C 11 9r e s2 0S A2 1r e s2 2r e s2 3C2 4V d d a 12 5r e s2 6Y2 7V d d a 22 8r e s2 9C V B S3 0V d d a 33 1V s s a 13 2V s s a 23 3X T A L 03 4X T A L 13 5V d d a 43 6X C L K3 7V s s d 33 8V d d d 33 9R E S E T4 0S C L4 1S D A4 2T T X R Q4 3T T X4 4A 4S A A 7 1 2 0X T A L IX T A L O+ 3 . 3 V+ 3 . 3 V+ 3 . 3 V+ 3 . 3 V+ 3 . 3 V+ 3 . 3 V+ 3 . 3 VD G N DD G N DD G N DA G N DR 14 . 7R 31 0R 51 0R 27 5R 47 5R 67 5A G N DU C V B S U Y U CC V B S Y CC V B SYC1234J P 2U C V B SU CU YA G N DP D 7P D 6P D 5P D 4P D 3P D 2P D 1P D 0L L CR C V 1R C V 2R E S E T 2 0S C LS D AD G N DD G N DD G N D圖 SAA7120 應(yīng)用電路圖SAA7120的像素時鐘從LLC腳引入,RCV1和RCV2分別接收場同步和行同步信號,在本設(shè)計中LLC時鐘及行場同步均可使用SAA7111AHZ芯片的相應(yīng)輸出。 SAA7120 的應(yīng)用電路圖 所示為 SAA7120 參考電路圖 [33]。從模式時,電路接收來自雙向 RCV 口的行、場同步脈沖,控制 MP(n)的時序和觸發(fā)時間。對該芯片的控制,就是對芯片內(nèi)部寄存器的設(shè)置,也就是完成對 SAA7120 的工作屬性的設(shè)置;(3)輸出數(shù)據(jù)的格式有兩種:復(fù)合視頻圖像信號 CVBS 或分離視頻信號Svideo。SAA7120的內(nèi)部結(jié) [29]。輸入信號可以是YCbCr(CCIR656 )或MPEG解碼數(shù)據(jù),對Y 、C 、和 CVBS有三個數(shù)模轉(zhuǎn)換器。 SAA7120 芯片簡介SAA7120是Philips 公司的一款用于數(shù)字視頻編碼的芯片,它能將數(shù)字亮度信號和色差信號編碼成模擬CVBS 信號或Svideo 信號。芯片的輸出信號 VPO0VPO15 以及場同步 VREF、行同步 HS、LLC 時鐘、1/2LLC 時鐘等同步信號和 SDA、SCL 兩條 I2C 總線控制信號均與 FPGA 的 I/O接口相連。 的晶振及其附屬電路與 555 腳相連。圖 SAA7111AHZ 參考電路圖圖 所示為 SAA7111AHZ 的應(yīng)用電路圖。色度信號處理電路和亮度 、 對比度 、 飽和度控制電路U VC / C V B S Y亮度信號處理電路YYY / C V B S同步信號分離電路L F C 0邊界掃描測試控制時鐘發(fā)生上電控制I I C 總線控制I I C 總線接口Y U V R G B轉(zhuǎn)換和輸出格式控制模擬處理控制C O N模擬處理模擬轉(zhuǎn)換A D 1 A D 2A O U TA I 1 1A I 1 2A I 2 1A I 2 2T D IT C KT M ST R S KT D OV SH SV R E F R T S 0 R T S 1 R T C O X T A L X T A L 1V P O ( 9 1 5 )P E YH R E FA O U TS D AS C LL L C 2C R E FL L CR E S圖 SAA7111AHZ 功能圖 SAA7111AHZ 的應(yīng)用電路SAA7111AHZ 的應(yīng)用電路圖是根據(jù)設(shè)計要求,參照其引腳信息與參考電路圖設(shè)計的。在分別進行亮度信號處理和色度信號處理后,其亮度信號處理結(jié)果的一路將送到色度信號處理器進行綜合處理,產(chǎn)生的 Y 和 UV 信號經(jīng)格式化后從 VPO (16 位)輸出;另一路則進入同步分離器,并經(jīng)數(shù)字 PLL 產(chǎn)生相應(yīng)的行和場同步信號 HS 和 VS,同時,PLL 將驅(qū)動時鐘發(fā)生器,以產(chǎn)生 HS 鎖定的時鐘信號 LLC 和 LLC2。 SAA7111AHZ 的內(nèi)部功能方框圖如圖 所示。SAA7111AHZ 內(nèi)部含有 I2C 接口,可通過 I2C 總線對 SAA7111AHZ 的工作方式進行設(shè)定。該芯片集 A/D 與解碼功能于一身,片內(nèi)附有鎖相、自動鉗位、自動增益控制、時鐘產(chǎn)生、多制式解碼等電路,另外,SAA7111AHZ 還可對亮度、對比度和飽和度進行控制。VCCA_PLL127G N D A _ P L L 13 0G N D G _ P L L 13 1G N D G _ P L L 21 5 0G N D A _ P L L 21 5 1VCCA_PLL2154VCCINT191VCCINT110VCCINT90VCCINT72VCCINT211VCCINT229GND190G N D2 1 0G N D2 3 2GND171GND142G N D2 1 2GND129GND111GND69G N D1 9 2G N D2 3 0GND40GND109GND10GND52GND71GND89GND91V C C I O 15 1V C C I O 12 2V C C I O 21 8 9V C C I O 22 3 1V C C I O 22 0 9V C C I O 19V C C I O 49 2V C C I O 47 0V C C I O 41 1 2V C C I O 31 5 7V C C I O 31 3 0V C C I O 31 7 2U 2 0 0 CE P 1 C 6 Q 2 4 0 C 8 N+ 3 . 3 V+ 1 . 5 VD G N DD G N D圖 FPGA 電源電路 視頻輸入處理器及系統(tǒng)在本設(shè)計中視頻輸入處理器使用 Philips 公司的 SAA7111AHZ 芯片。n C o n f i gT D OT M SD C l kn C ET D In S t a t u sT C KD A T A 02 5n C O N F I G2 6n C E O3 2n C E3 3M S E L 03 4M S E L 13 5D C L K3 6C O N F _ D O N E1 4 5n S T A T U S1 4 6T C K1 4 7T M S1 4 8T D O1 4 9T D I1 5 5U 2 0 0 BE P 1 C 6 Q 2 4 0 C 8 NC o n f _ D o n eD C l kD a t a 0n C o n f i gn C S On C ER 1 11 0 K1357924681 0A SC O N 1 0 AR 1 51 0 KR 1 41 0 KR 1 31 0 KA S D+ 3 . 3 VD G N DD G N DD G N DD G N D+ 3 . 3 V1 2345 67 89 1 0J 6J T A G+ 3 . 3 VD G N DD G N D+ 3 . 3 VT C KT D OT M ST D IR 1 61 KR 2 91 KR 9 91 KR 3 01 Kn S t a t u s圖 JTAG 下載口電路圖圖 為 FPGA 晶振時鐘輸入電路。狀態(tài)機內(nèi)的轉(zhuǎn)換發(fā)生在TCK的上升沿,TMS必須在TCK的上升沿前建立,TMS在TCK的上升沿賦值TCK 測試時鐘輸入時鐘輸入到BST電路,一些操作發(fā)生在上升沿,另一些操作發(fā)生在下降沿TRST 測試復(fù)位輸入低電平有效異步復(fù)位邊界掃描測試電路?!TAG引腳功能說明引腳 說明 功能TDI 測試數(shù)據(jù)輸入測試和編程數(shù)據(jù)串行輸入指示引腳,數(shù)據(jù)在TCK的上升沿輸入TDO 測試數(shù)據(jù)輸出測試和編程數(shù)據(jù)串行輸出指示引腳,數(shù)據(jù)在TCK的下降沿輸出。JTAG邊界掃描測試由測試訪問端口的控制器管理,只要FPGA上電后電壓正確,且JTAG鏈路完整,則JTAG電路可立即正常工作,清空J(rèn)TAG配置寄存器等待外界響應(yīng)。所有基于JTAG的操作都必須同步于JTAG的時鐘信號TCK。 Cyclone器件的主要配置方式有:PS 模式(被動串行),PPS模式(被動并行同步),PPA模式(被動并行異步)和JTAG 模式。FPGA的工作狀態(tài)主要有三種:一種稱為用戶狀態(tài),指電路中的FPGA器件正常工作時的狀態(tài);一種稱為配置狀態(tài),指將編程數(shù)據(jù)裝入FPGA的過程,也可以稱之為構(gòu)造;第三種狀態(tài)是初始化狀態(tài),F(xiàn)PGA復(fù)位各類寄存器,令I(lǐng)/O引腳為邏輯器件正常工作做準(zhǔn)備。 FPGA 的配置FPGA的配置方式主要有2類:主動配置和被動配置。同時,它還有被動串行下載模式(PS)。(6)在線可編程Altera系列器件具有在線可編程性,簡化了樣品設(shè)計開發(fā)過程及流水線生產(chǎn)過程,提高了設(shè)計的靈活性,并且能夠快速有效地對產(chǎn)品進行現(xiàn)場升級。使用QuartusⅡ軟件進行設(shè)計輸入、處理、校驗以及器件編程快速、有效。Altera公司生產(chǎn)的 PLD的成本與門陣列相當(dāng)。高集成能力的可編程邏輯器件提供更高的系統(tǒng)性能,更高的可靠性,更低的成本。具有高集成能力的可編程邏輯器件提供了優(yōu)秀的解決方案。(1)高性能高性能體現(xiàn)在技術(shù)和結(jié)構(gòu)上,Altera公司生產(chǎn)的器件采用銅鋁布線的先進CMOS技術(shù),具有非常低的功耗和相當(dāng)高的速度,而且采用連續(xù)式互連結(jié)構(gòu),提
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