eda理論復(fù)習(xí)題資料(參考版)
2025-06-10 13:33本頁(yè)面
【正文】 4. 若狀態(tài)機(jī)仿真過程中出現(xiàn)毛刺現(xiàn)象，應(yīng)如何消除；試指出兩種方法，并簡(jiǎn)單說明其原理。 Tc = ain xor tb。end if。 End process。begin Process (clk) begin If clk’event and clk = ‘1’ then tb = bin。End mycir。Entity mycir is Port (ain , bin , clk : in std_logic。3. 看下面原理圖，寫出相應(yīng)VHDL描述Library ieee。 YOUT = C。 END IF。 PROCESS (CLK) BEGIN IF CLK’EVENT AND CLK = ‘1’ THEN A = C。ARCHITECTURE ONE OF MYCIR IS SIGNAL A, B, C。 YOUT : OUT STD_LOGIC)。USE 。End two。 End case。 when “10” = cout = ain and bin。Architecture two of mymux isBegin Process (sel, ain, bin) Begin Case sel is when “00” = cout = ain or bin。 End process。 Else cout = ain nor bin。 Elsif sel = “01” then cout = ain xor bin。End mymux。 選擇信號(hào)輸入 Ain, Bin : in std_logic_vector(1 downto 0)。Use 。 (d) 用with select 語(yǔ)句。 (b) 用case 語(yǔ)句。試采用下面四種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。 _____ END IF ___________ END PROCESS ； __ Output = sin _____________；END behav。) THEN SIN = 0001 。 ELSIF (din(1)=39。039。) THEN SIN = 0011 。 ELSIF (din(3)=39。039。) THEN SIN = 0101 。 ELSIF (din(5)=39。039。) THEN SIN = 0111 。 ELSIF (din(7)=39。) THEN SIN = 1001 。 BEGIN PROCESS (_____DIN ______) BEGIN IF (din(9)=39。END coder。ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(____9 DOWNTO 0________________)。LIBRARY __ＩＥＥＥ_(tái)_______ 。 END。 END IF。039。139。139。 THEN CNT2 ________________。EVENT AND FULL = 39。 P_DIV: PROCESS(____________) VARIABLE CNT2 : STD_LOGIC。 END IF。039。 同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平 ELSE CNT8 ___________________。 當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器CNT8 FULL = 39。 BEGIN P_REG: PROCESS(CLK) ________________ CNT8 : STD_LOGIC_VECTOR(________ DOWNTO 0)。 END。 D : IN _________________ (7 DOWNTO 0)。 USE 。 VHDL程序填空：（一） 8位分頻器程序設(shè)計(jì) LIBRARY IEEE。 end case。 when 10= muxout=c。s2 is when 00= muxout=a。 END ENTITY mux4。 a,b,c,d:in std_logic。 USE 。 （四） LIBRARY ieee。 end if。 end test。 entity test is port(clk : in std_logic。21 END bhv。 19 END PROCESS 。 17 END IF。039。 10 BEGIN 11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin 13 IF Q1 15 THEN14 Q1 = Q1 + 1 。 7 END CNT4。3 4 ENTITY CNT4 IS 5 PORT ( CLK : IN STD_LOGIC 。1 LIBRARY IEEE。錯(cuò)誤2 行號(hào)： 29 程序改為：這行后添加 when others = null。 31END one。 29 END CASE。
教學(xué)教案相關(guān)推薦
鄂ICP備17016276號(hào)-1