【正文】 ，分析狀態(tài)機(jī)的工作時(shí)序，畫出該狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換值（current_state）和輸出控制信號(hào)(outa)；，應(yīng)如何消除；試指出兩種方法，并簡單說明其原理。 End process。 When others = n_st = st0。 End if。 When st3 = if ina = “11” then n_st = st3。 End if。 When st2 = if ina = “11” then n_st = st0。 End if。 When st1 = if ina = “00” then n_st = st1。 End if。 Process (c_st) Begin Case c_st is When st0 = if ina = “00” then n_st = st0。 End if。Begin Process (clk, reset) Begin If reset = ‘1’ then c_st = st0。Architecture one of mooreb is Type ms_state is (st0, st1, st2, st3)。 Outa : out std_logic_vector (3 downto 0) )。Entity mooreb is Port (clk, reset : in std_logic。，寫出對(duì)應(yīng)于結(jié)構(gòu)圖（b），分別由主控組合進(jìn)程和主控時(shí)序進(jìn)程組成的VHDL有限狀態(tài)機(jī)描述Library ieee。七、綜合題：（20分）（一）已知狀態(tài)機(jī)狀態(tài)圖如圖(a)所示；完成下列各題：，并說明理由。U2 : lrom port map (address = addr, q = to_da)。End ponent。Component lromPort (address : in std_logic_vector (5 downto 0)。Q : out std_logic_vector (5 downto 0) )。Architecture one of mysq isSignal addr : std_logic_vector (5 downto 0)。To_da : out std_logic_vector (7 downto 0) )。Use 。試用VHDL描述該系統(tǒng)的頂層設(shè)計(jì)（使用例化語句）。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。END DOWNCNT。4. 已知一個(gè)簡單的波形發(fā)生器的數(shù)字部分系統(tǒng)框圖如下圖所示：圖中DOWNCNT、MYROM都是在MAX+PlusII中使用MegaWizard調(diào)用的LPM模塊，其VHDL描述中Entity部分分別如下：ENTITY DOWNCNT IS PORT ( clock : IN STD_LOGIC 。 END PROCESS。)。 OUTA = (OTHERS = 39。 N_ST = S3。 ELSE OUTA = 0000。 WHEN S3 = IF INA = 101 THEN OUTA = 1101。 ELSE N_ST = S3。 IF INA = 100 THEN N_ST = S2。END IF。 ELSIF INA = 110 THEN N_ST = S2。 WHEN S1 = OUTA = 1001。 ELSE OUTA = 0000。 IF INA = 101 THEN OUTA = 0010。 END PROCESS。 THEN C_ST = N_ST。EVENT AND CLK = 39。 THEN C_ST = S0。BEGINREG : PROCESS (CLK, RESET) BEGIN IF RESET = 39。 MEALY型狀態(tài)機(jī)ARCHITECTURE TWO OF EX7 IS TYPE STATE IS (S0, S1, S2, S3)。 END PROCESS。 END CASE。039。 WHEN OTHERS = C_ST = S0。 END IF。 WHEN S3 = IF INA = 101 THEN OUTA = 1101。END IF。 ELSIF INA = 011 THEN C_ST = S1。 OUTA = 1001。 ELSIF INA = 110 THEN C_ST = S2。 C_ST = S1。 ELSIF INA = 111 THEN OUTA = 1100。)。 OUTA = (OTHERS = 39。139。 SIGNAL C_ST : STATE。END EX7。 INA : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。USE 。方法1，添加輔助進(jìn)程對(duì)輸出數(shù)據(jù)進(jìn)行鎖存方法2，將雙進(jìn)程狀態(tài)機(jī)改寫為單進(jìn)程狀態(tài)機(jī)，其輸出也是鎖存過了，故能消除毛刺方法3，使用狀態(tài)位直接輸出型狀態(tài)機(jī)編碼方式，其輸出直接由當(dāng)前狀態(tài)輸出，也沒有毛刺、c兩圖中任選一圖寫出其完整的VHDL程序。七、綜合題：（20分）根據(jù)如下所示狀態(tài)圖及其狀態(tài)機(jī)結(jié)構(gòu)圖，回答問題，并說明理由。 YOUT = C。 END IF。 PROCESS (CLK) BEGIN IF CLK’EVENT AND CLK = ‘1’ THEN A = C。ARCHITECTURE ONE OF MYCIR IS SIGNAL A, B, C。 YOUT : OUT STD_LOGIC)。USE 。END ONE。 END IF。 ELSE XOUT = “11111011”。 ELSIF DIN = “010” THEN XOUT = “11011111”。 ELSIF DIN = “100” THEN XOUT = “11110111”。 ELSIF DIN = “110” THEN XOUT = “11111101”。END DECODE3_8。 EN : IN STD_LOGIC。USE 。End behave。 End if。 End process。 Tb = B。Begin tc = ta nand tb。End mycir。Entity mycir is Port ( A, B, clk : in std_logic。六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（15分）六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（10分）六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（10分）Library ieee。 mout = sreg。 sreg = s。 elsif rising_edge(clk) then s := sreg xor (not d)。139。 begin shift_p : process(clk,clr) variable s : std_logic。end lfsr。 d : in std_logic。entity lfsr is port ( clk : in std_logic。五、閱讀下列VHDL程序，畫出原理圖（RTL級(jí)）：（10分）library ieee。Architecture three of mymux isBegin Cout = ain and bin when sel = “00” else Ain xor bin when sel = “01” else Not ain when sel = “10” else not bin。 End process。 when others = cout = not bin。 when “01” = cout = ain xor bin。End one。 End if。 Elsif sel = “10” then cout = not ain。Architecture one of mymux isBegin Process (sel, ain, bin) Begin If sel = “00” then cout = ain and bin。 數(shù)據(jù)輸入 Cout : out std_logic_vector(1 downto 0) )。Entity mymux is Port ( sel : in std_logic_vector(1 downto 0)。Library ieee。 　(b) 用case 語句。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。End mymux。 選擇信號(hào)輸入 Ain, Bin : in std_logic_vector(1 downto 0)。Use 。 　(c) 用when else 語句?！?a) 用if語句。五、VHDL程序設(shè)計(jì)：（16分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。 數(shù)據(jù)輸入 Cout : out std_logic_vector(1 downto 0) )。Entity mymux is Port ( sel : in std_logic_vector(1 downto 0)。Library ieee。 　(b) 用case 語句。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。224. 在程序中存在兩處錯(cuò)誤，試指出，并說明理由：在MAX+PlusII中編譯時(shí)，提示的第一條錯(cuò)誤為：Error: Line 12: File e:\mywork\test\: VHDL syntax error: If statement must have THEN, but found BEGIN instead12行，IF語句對(duì)應(yīng)的關(guān)鍵字是then而非begin14行，Q1是矢量，不能直接和整數(shù)1相加，需要使用重載函數(shù)5. 修改相應(yīng)行的程序（如果是缺少語句請(qǐng)指出大致的行數(shù)）：錯(cuò)誤1 行號(hào)： 12 程序改為：BEGIN 改為 THEN錯(cuò)誤2 行號(hào)： 3 程序改為：USE 。20 Q = Q1。18 END IF。)。 15 ELSE 16 Q1 = (OTHERS = 39。 8 ARCHITECTURE bhv OF CNT4 IS9