傳統(tǒng)fpga設(shè)計(jì)ppt課件(參考版)
2025-05-09 00:46本頁面
【正文】 仿真 ? 時(shí)序分析 動(dòng)態(tài)時(shí)序分析 需要測試向量 效率低 覆蓋率不能保證 靜態(tài)時(shí)序分析 不需要外部測試激勵(lì) 效率高 全覆蓋 精確度不高 ? STA時(shí)序模型 ? TPmin = Tcko +Tdelay +Tsetup Tskew ? Tcko + Tdelay Tskew ≥Thold ? Slack = Tp Tpmin ！ 盡量保證實(shí)現(xiàn)結(jié)果留有一定的余量 Xilinx STA tool overview ? 后仿 仿真模型 時(shí)序標(biāo)注 .sdf文件 提供三種延時(shí)值，最大、典型、最小 打印信息 $setup, $hold, $recovery ** Error:/path/to/xilinx/verilog/src/simprims/(96): $setup(negedge WE:29138 ps, posedge CLK:29151 ps, 373 ps)。 適可而止才是正道 。 ? Timing Constraint 端口輸入輸出約束 ? IO端口 時(shí)鐘約束 單時(shí)鐘域約束 ? 同步器件 多時(shí)鐘域約束 ? 關(guān)聯(lián)時(shí)鐘組 Skew約束 ? 同源時(shí)鐘 線延遲約束 ? TIG ? all 設(shè)計(jì)的最高速度已經(jīng)由設(shè)計(jì)的構(gòu)造和器件的性能決定，時(shí)序約束只提供了設(shè)計(jì)需求，明確了設(shè)計(jì)內(nèi)部各單元哪些需要被優(yōu)待，哪些可以隨意。所以，在做位置約束時(shí)盡量避免斜
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