【正文】 動態(tài)可重構(gòu)技術(shù)的發(fā)展，將帶來系統(tǒng)設(shè)計方法的轉(zhuǎn)變。 芯片向大規(guī)模系統(tǒng)芯片挺進(jìn)，力求在大規(guī)模應(yīng)用中取代 ASIC。 FPGA設(shè)計與應(yīng)用 ８ .３ 總結(jié)與結(jié)論 綜上所述 ， 我們可以看到在新世紀(jì) ， 以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)正朝著以下幾個方向發(fā)展 。此外，采用混合 FPGA可減少所占用的印制電路板（ PCB）實際面積，從而大大地降低成本。 隨著 IC技術(shù)的成熟與廠商間的激烈競爭，混合 FPGA開始吸引 IC廠商的目光，這也是由于其自身的特點(diǎn)造成的。從設(shè)計角度來看，它的趨勢是以各種宏模塊的集成來代替分離的芯片，混合 FPGA便是這一趨勢下的必然產(chǎn)物。典型的 IP核庫有 Xilinx公司提供的LogiCORE和 AllianceCORE。這些核心庫都是預(yù)定義的、經(jīng)過測試和驗證的、優(yōu)化的、可保證正確的功能。 采用 90nm工藝的 FPGA，在容量對等的前提下，生產(chǎn)的 FPGA的硅片尺寸變得更小，使得成本大為降低。該器件低功耗的關(guān)鍵是采用了 Zero Power互連陣列，它用一個由外部邏輯實現(xiàn)的 CMOS門，代替了其它 CPLD常用的對電流敏感的運(yùn)放。 不僅如此，更有新型的公司以其特色的技術(shù)加入低壓、低功耗芯片的競爭。因此，無論哪個廠家、哪種類型的產(chǎn)品，都在瞄準(zhǔn)這個方向而努力。 FPGA設(shè)計與應(yīng)用 第８章 FPGA發(fā)展趨勢 ８ .1 工藝技術(shù)的進(jìn)步使 FPGA性能更強(qiáng) ８ .2 設(shè)計理念的創(chuàng)新使 FPGA向 SOPC方向發(fā)展 ８ .3 總結(jié)與結(jié)論 FPGA設(shè)計與應(yīng)用 ８ .1 工藝技術(shù)的進(jìn)步使 FPGA性能更強(qiáng) ◆ 更高性能 ◆ 更低成本 采用深亞微米的半導(dǎo)體工藝后，器件在性能提高的同時，價格也在逐步降低。 通過對加密卡的設(shè)計，展示出了 FPGA在加密卡上的應(yīng)用，讓我們從一個更高的角度來理解 FPGA的設(shè)計，在以后的設(shè)計實踐中也有利于從 FPGA接口方面考慮來完善FPGA本身的設(shè)計。而時序邏輯則可以用來產(chǎn)生與運(yùn)算過程有關(guān)的（按時間節(jié)拍）多個控制信號序列包括存儲運(yùn)算的結(jié)果和取出存儲器中的數(shù)據(jù)。它們在復(fù)雜數(shù)字系統(tǒng)的設(shè)計中，各自承擔(dān)著自己的責(zé)任。 發(fā)送數(shù)據(jù)主要路徑是：本地微機(jī)把要處理的明文數(shù)據(jù)經(jīng) PCI總線寫入輸入 FIFO中，卡上 CPU只讀出報頭數(shù)據(jù)并進(jìn)行識別，對明文報文信息，由安全專用芯片讀出并進(jìn)行處理，然后安全專用芯片直接把處理后的數(shù)據(jù)寫入網(wǎng)絡(luò)輸出數(shù)據(jù)緩沖中，卡上 CPU把有關(guān)報頭信息加在數(shù)據(jù)前面，經(jīng)網(wǎng)絡(luò)發(fā)到目的端；對于協(xié)議信息和安全管理信息，卡上 CPU直接處理并給本地微機(jī)返回相關(guān)信息，或者通過卡上的網(wǎng)絡(luò)接口發(fā)到目的端。 發(fā)送數(shù)據(jù)主要路徑是：本地微機(jī)把要處理的數(shù)據(jù)經(jīng) PCI總線寫入輸入 FIFO中，卡上 CPU把數(shù)據(jù)讀出并交給安全專用芯片進(jìn)行處理，然后 CPU再把處理后的數(shù)據(jù)寫入網(wǎng)絡(luò)輸出數(shù)據(jù)緩沖中，經(jīng)網(wǎng)絡(luò)發(fā)到目的端；對于協(xié)議信息和安全管理信息，卡上 CPU不把此類數(shù)據(jù)送給安全芯片，而是直接處理并給本地微機(jī)返回相關(guān)信息，或者通過卡上的網(wǎng)絡(luò)接口發(fā)到目的端。而安全專用芯片也作為能獨(dú)立執(zhí)行的智能控制器從輸入 FIFO中讀出數(shù)據(jù)并進(jìn)行處理，然后把處理后的數(shù)據(jù)重新寫入輸出 FIFO中，再經(jīng) PCI總線提交給微機(jī)系統(tǒng)處理。對于協(xié)議信息和安全管理信息，卡上 CPU不把此類數(shù)據(jù)送給安全芯片，而是直接處理并給微機(jī)系統(tǒng)返回相關(guān)信息。而安全芯片也作為能獨(dú)立執(zhí)行的智能控制器從雙端口 SRAM中讀出數(shù)據(jù)并進(jìn)行處理，然后把處理后的數(shù)據(jù)重新寫入雙端口 SRAM中，再經(jīng) PCI總線提交給微機(jī)系統(tǒng)處理。對于協(xié)議信息和安全管理信息，卡上 CPU不把此類數(shù)據(jù)送給安全芯片，而是直接處理并給計算機(jī)系統(tǒng)返回相關(guān)信息。 FPGA設(shè)計與應(yīng)用 3DESPCI安全卡的設(shè)計 ◆ 6種 PCI安全卡典型結(jié)構(gòu)性能分析和比較 如圖所示典型結(jié)構(gòu) 1的主要組成部件是：嵌入式 CPU基本系統(tǒng)、 PCI橋、安全專用芯片、雙端口 SRAM。但是，影響實時安全處理速度的關(guān)鍵因素主要是嵌入式 CPU、 PCI橋、安全專用芯片、數(shù)據(jù)緩沖存儲電路這四部分的性能和它們之間的組合關(guān)系。因此，要想實現(xiàn) 3DES卡的高性能，減小設(shè)計難度和提高可靠性就必須對硬件系統(tǒng)結(jié)構(gòu)進(jìn)行深入的分析和設(shè)計。但是，若硬件結(jié)構(gòu)設(shè)計不合理，即使 3DES算法芯片速度再高也不能實現(xiàn)高速加密系統(tǒng)。 FPGA設(shè)計與應(yīng)用 3DESPCI安全卡的設(shè)計 ◆ 3DES卡結(jié)構(gòu)設(shè)計 ◆ 6種 PCI安全卡典型結(jié)構(gòu)性能分析和比較 FPGA設(shè)計與應(yīng)用 3DESPCI安全卡的設(shè)計 ◆ 3DES卡結(jié)構(gòu)設(shè)計 安全卡的硬件系統(tǒng)結(jié)構(gòu)設(shè)計在解決高速數(shù)據(jù)傳輸問題中起著極為重要的作用，同時在減小設(shè)計難度和提高可靠性方面也有很大作用。 使用 verilog語言建立 S盒電路模型，有兩種方法可供選擇：一種方法是使用verilog語言中的多重選擇語句 CASE，直接進(jìn)行電路的行為描述；另一種方法是采用開發(fā)工具中提供的庫函數(shù)，使用器件內(nèi)部的 EAB實現(xiàn)。從速度的角度出發(fā)，應(yīng)最大限度地提高系統(tǒng)處理速度，但這樣往往需要較多資源。在硬件實現(xiàn)時， S盒實現(xiàn)具有一定難度，其設(shè)計實現(xiàn)的好壞是影響算法整體加脫密速度的主要因素。 64bits初始密鑰經(jīng)過置換選擇 PC1去除校驗位并被分離成左右兩部分，各 28bits，在模式控制信號（加密或脫密）及內(nèi)部狀態(tài)機(jī)信號控制下，根據(jù)移位表，選擇輸出，經(jīng)壓縮置換 PC2同時形成各步迭代所需運(yùn)算子密鑰 FPGA設(shè)計與應(yīng)用 3DES設(shè)計過程 ◆ DES算法高速運(yùn)算電路模型設(shè)計 DES算法運(yùn)算電路 如圖所示為 DES算法運(yùn)算模塊的電路構(gòu)架，虛線框內(nèi)所示為單輪運(yùn)算。密鑰生成模塊由選擇控制電路 PC選擇輸出、壓縮置換電路 PC2構(gòu)成。 隨著的增加，分組的平均流水線操作時間 大大減少，加密效率大 大 提高 FPGA設(shè)計與應(yīng)用 3DES設(shè)計過程 ◆ DES算法高速運(yùn)算電路模型設(shè)計 控制電路 如圖所示，控制電路是整個系統(tǒng)的控制中心，可以采用移位寄存器或計數(shù)器加譯碼電路構(gòu)成，為減少信號毛刺，提高電路運(yùn)算的穩(wěn)定性與工作速度。因此如圖所示，高速DES運(yùn)算電路采用流水結(jié)構(gòu)， 16步迭代設(shè)計 16個運(yùn)算模塊，分別稱作 LUNLUN … 、 LUN16，數(shù)據(jù)在各模塊間流水運(yùn)算。由于 3DES算法本質(zhì)上就是三次 DES算法的運(yùn)算，所以只要了解DES算法的設(shè)計過程，也就了解了 3DES算法的設(shè)計過程。通過硬件設(shè)計，3DES的性能勝過大多數(shù)其它用軟件實現(xiàn)的分組密鑰 FPGA設(shè)計與應(yīng)用 3DES設(shè)計過程 ◆ DES算法高速運(yùn)算電路模型設(shè)計 流水電路構(gòu)架 控制電路 密鑰生成模塊 DES算法運(yùn)算電路 SBOX的設(shè)計與實現(xiàn) 3DES（ DES）算法沒有大量的復(fù)雜數(shù)學(xué)計算（如乘、帶進(jìn)位的加、模等），在加/解密過程和密鑰生成過程中僅有邏輯運(yùn)算和查表運(yùn)算。 在這種情況下 ， 密鑰的有效長度為 112位 。 多年來 ， 它在對付強(qiáng)力攻擊時是比較安全的 。 從密文 c導(dǎo)出明文 x的 3DES的解密過程是加密過程的反過程，其描述如下： FPGA設(shè)計與應(yīng)用 3DES模塊劃分 為了獲得更高的安全性 ， 三個密鑰應(yīng)該是互不相同的 。 其中 S盒是 3DES（ DES） 算法的心臟 ， 靠它實現(xiàn)非線性變換 。 FPGA設(shè)計與應(yīng)用 第 7章 FPGA的配置與編程 3DES設(shè)計流程 3DES模塊劃分 總結(jié)與結(jié)論 3DES設(shè)計過程 3DESPCI安全卡的設(shè)計 FPGA設(shè)計與應(yīng)用 3DES是 DES的一個更安全的變形 。 在選擇配置方式之前應(yīng)該了解 Xillinx 公司各 FPGA系列具備的配置方式 ， 各 FPGA器件系列對配置方式支持情況如下表所示 FPGA設(shè)計與應(yīng)用 總結(jié)與結(jié)論 FPGA器件的配置對于電子系統(tǒng)設(shè)計者而言較為重要的內(nèi)容，但常常被忽視。從配置開始之前到配置結(jié)束，所有的用戶 I/O管腳都處于高阻態(tài)。當(dāng)器件結(jié)束復(fù)位狀態(tài)時， nCONFIG必須處于邏輯高電平，使器件釋放漏極開路的 nSTATUS管腳。配置過程包括三個階段：復(fù)位、配置和初始化。所有