fpga原理及應(yīng)用ppt課件(參考版)
2025-05-08 12:14本頁面
【正文】 圖 12： CPLD基本結(jié)構(gòu) I n t e r c o n n e c tM a t r ixI / O I / OFBFBFBFBFBFBFBFB。從概念上 ,CPLD是由位于中心的互連矩陣把多個類似PAL的功能塊 (Function Block,簡稱 FB)連接在一起 ,且具有很長的固定的布線資源的可編程器件，其基本結(jié)構(gòu)如圖 12所示。對于快速周轉(zhuǎn)的樣機(jī) ,這些特性使得 FPGA成為首選器件 ,而且 FPGA比 PLD更適合于實現(xiàn)多級的邏輯功能。 FPGA由布線分隔的可編程邏輯塊（或宏單元）（ Configurable Logic Block,簡稱 CLB）、可編程輸入 /輸出塊（ Input/Output Block，簡稱 IOB）和布線通道中可編程內(nèi)部連線（ Programmable Interconnect,簡稱 PI）構(gòu)成 ,其基本結(jié)構(gòu)如圖 11所示。 圖 10： 基本 GAL結(jié)構(gòu) C LKOEO LM C可編程邏輯器件 (PLD)的基本結(jié)構(gòu) ? ? 現(xiàn)場可編程門陣列（ Field Programmable Gate Array,簡稱 FPGA）也稱可編程門陣列（ Programmable Gate Array,簡稱 PGA） , 是超大規(guī)模集成電路（ VLSI）技術(shù)發(fā)展的產(chǎn)物 ,它彌補(bǔ)了早期可編程邏輯器件利用率隨器件規(guī)模的擴(kuò)大而下降的不足。也就是說， PAL器件的可編程 “ 與 ” 陣列是送到一個固定的 “ 或 ” 陣列上輸出的 ,而 GAL器件的可編程 “ 與 ” 陣列則是送到 OLMC上輸出的。 ? GAL器件的基本結(jié)構(gòu)如圖 10所示。 圖 8： 基本 PLA結(jié)構(gòu) O0O1O2“ O R ” 陣列可 編 程“ A N D ” 陣列可 編 程I2I1I0圖 9： 基本 PAL結(jié)構(gòu) O0O1O2“ O R ” 陣列( 固 定 的 )“ A N D ” 陣列( 可 編 程 的 )I2I1I0可編程邏輯器件 (PLD)的基本結(jié)構(gòu) ? ? 通用陣列邏輯（ General Array Logic,簡稱 GAL） ,在 20世紀(jì) 80年代初期問世 ,一般認(rèn)為它是第二代 PLD器件。 可編程邏輯器件 (PLD)的基本結(jié)構(gòu) ? ? 可編程陣列邏輯（ Programmable Array Logic,簡稱PAL） ,它既具有 PLA的靈活性 ,又具有 PROM易于編程的特點 ,其基本結(jié)構(gòu)包含一個可編程的 “ 與 ” 陣列和一個固定的 “ 或 ” 陣列 ,如圖 9所示。設(shè)計者可以控制全部的輸入 /輸出 ,這為邏輯功能的處理提供了更有效的方法?？删幊踢壿嬯嚵校?Programmable Logic Array,簡稱 PLA） ,也稱現(xiàn)場可編程邏輯陣列（ FPLA）的出現(xiàn) ,彌補(bǔ)了 PROM這些不足。 圖 7：基本 PROM結(jié)構(gòu) 可編程邏輯器件 (PLD)的基本結(jié)構(gòu) ? ? 雖然用戶能對 PROM所存儲的內(nèi)容進(jìn)行編程 ,但 PROM還存在某些不足 ,如 :PROM巨大陣列的開關(guān)時間限制了PROM的速度 。由圖可見 ,它的 “ 與 ” 陣列是一個 “ 全譯碼陣列 ” ,即對某一組特定的輸入 Ii(i=0,1,2)只能產(chǎn)生一個惟一的乘積項。它包含一個固定的 “ 與 ” 陣列和一個可編程的 “ 或 ” 陣列 ,其基本結(jié)構(gòu)圖如圖 7所示。1amp。圖 6(a)所示的組合邏輯電路 ,它的 PLD表示法如圖 6(b)所示。 ? 如果當(dāng)所有輸入的原碼和反碼在乘積項處都打 “ ”,即表
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