【正文】 。 output f。 parameter width=10。 default :f=0。 39。 39。 39。 39。 39。 39。 39。 always begin case ({a,b,c}) 39。 output f。 endmodule 2022/5/24 127 module bjq3_2(a,b,c,f)。 output sum,cout。 endmodule module adder(a,b,cin,sum,cout)。c|bamp。 assign f=aamp。 input a,b,c。 amp。 amp。 F amp。 amp。 2022/5/24 122 Verilog HDL的行為級描述 Verilog HDL的行為級描述是最能體現(xiàn) EDA風(fēng)格的硬件描述方式，它既可以描述簡單的邏輯門，也可以描述復(fù)雜的數(shù)字系統(tǒng)乃至微處理器；既可以描述組合邏輯電路，也可以描述時序邏輯電路。 2022/5/24 121 1. Verilog HDL門級描述 用于門級描述關(guān)鍵字包括： not（ 非門 ） 、 and（ 與門 ） 、 nand（ 與非門 ） 、 or（ 或門 ） 、 nor（ 或非門 ） 、 xor（ 異或門 ） 、 xnor（ 異或非門 ） 、 buf（ 緩沖器 ） 以及 bufif bufif0、 notif notif0等各種三態(tài)門 。 結(jié)構(gòu)描述屬于低層次的描述方法 ， 在Verilog HDL， 結(jié)構(gòu)描述包括門級 （ Gate Level）和開關(guān)級 （ Switch Level） 2種抽象級別 。 行為描述屬于高層次的描述方法 ， 在 Verilog HDL中 ， 行為描述包括系統(tǒng)級 （ System Level） 、算法級 （ Algorithm Level） 和寄存器傳輸級 （ RTL：Register Transfer Level） 等 3種抽象級別 。 Verilog HDL具有行為描述和結(jié)構(gòu)描述功能 。 2022/5/24 119 不同抽象級別的 Verilog HDL模型 Verilog HDL是一種用于邏輯電路設(shè)計(jì)的硬件描述語言 。 end endfunction 2022/5/24 118 函數(shù)調(diào)用的格式如下 函數(shù)名 （ 關(guān)聯(lián)參數(shù)表 ） ； 函數(shù)調(diào)用一般是出現(xiàn)在模塊 、 任務(wù)或函數(shù)語句中 。 類型聲明語句 。 end endtask 2022/5/24 117 4) function語句 function語句用來定義函數(shù) ,函數(shù)定義格式如下 function [最高有效位 :最低有效位 ] 函數(shù)名 。 類型聲明語句 。 可以被調(diào)用的任務(wù)必須事先用 task語句定義 ， 定義格式如下 2022/5/24 116 task 任務(wù)名 。 任務(wù)類似高級語言中的子程序 ， 用來單獨(dú)完成某項(xiàng)具體任務(wù) ， 并可以被模塊或其他任務(wù)調(diào)用 。 … end initial語句的使用次數(shù)也是不受限制的，但塊內(nèi)的語句僅執(zhí)行一次，因此 initial語句常用于仿真中的初始化。 2022/5/24 114 2) initial語句 initial語句的語法格式為 initial begin 語句 1。 敏感信號表達(dá)式中用 “ posedge”和“ negedge”這兩個關(guān)鍵字來聲明事件是由時鐘的上升沿或下降沿觸發(fā)。 當(dāng)表達(dá)式中任何信號發(fā)生變化時 ， 就會執(zhí)行一遍塊內(nèi)的語句 。 // tast語句 、 function語句 。 // if語句 ， case語句 。 1) always塊語句 在一個 Verilog HDL模塊 （ module） 中 ，always塊語句的使用次數(shù)是不受限制的 ， 塊內(nèi)的語句也是不斷重復(fù)執(zhí)行的 。 循環(huán)指針 = 循環(huán)指針 + 步長值 ) begin 語句 。 1) for語句 for語句的語法格式為 for (循環(huán)指針 = 初值 。 在 casex語句中，把不予以考慮的位擴(kuò)展到未知 x，即不考慮值為高阻 z和未知 x的那些位，只關(guān)注其他位的比較結(jié)果。 endcase 2022/5/24 108 case語句還有兩種變體語句形式，即 casez和 casex語句。 … 選擇值 n : 語句 n。 end 2022/5/24 107 2) case語句 case語句是一種多分支的條件語句 ， 完整的 case語句的格式為 case (表達(dá)式 ) 選擇值 1 : 語句 1。 end else if (表達(dá)式 ) begin 語句 。 2022/5/24 106 2. 條件語句 條件語句包含 if語句和 case語句 ， 它們都是順序語句 ， 應(yīng)放在 always塊中 。因此，過程賦值語句也稱為阻塞賦值語句。 2022/5/24 104 3) 過程賦值語句 過程賦值語句出現(xiàn)在 initial和 always塊語句中 ，賦值符號是 “ =”， 格式為 賦值變量 = 表達(dá)式； 在過程賦值語句中，賦值號 “ =”左邊的賦值變量必須是 reg（寄存器）型變量，其值在該語句結(jié)束即可得到。 d） ； 連續(xù)賦值語句的 “ =”號兩邊的變量都應(yīng)該是wire型變量。 b amp。 2022/5/24 102 1. 賦值語句 1） 門基元賦值語句 格式 基本邏輯門關(guān)鍵字 （ 門輸出 ， 門輸入 1， 門輸入 2， … ， 門輸入 n） ； 基本邏輯門關(guān)鍵字是 Verilog HDL預(yù)定義的邏輯門 ，包括 and、 or、 not、 xor、 nand、 nor等；圓括弧中內(nèi)容是被描述門的輸出和輸入信號 。Verilog HDL的語句包括賦值語句、條件語句、循環(huán)語句、結(jié)構(gòu)說明語句和編譯預(yù)處理語句等類型，每一類語句又包括幾種不同的語句。 存儲器型可以用如下語句定義 reg[7:0] mymemory[1023:0]； 上述語句定義了一個 1024個字存儲器變量 mymemory，每個字的字長為 8位 。 data[7]=1； 2022/5/24 100 （ 3） 數(shù)組 若干個相同寬度的向量構(gòu)成數(shù)組 。 2022/5/24 98 類 型 功 能 說 明 reg 常用的寄存器型變量 integer 32位帶符號整數(shù)型變量 real 64位帶符號實(shí)數(shù)型變量 time 無符號時間型變量 常用的 register型變量及說明 2022/5/24 99 向量定義時需要位寬選項(xiàng) ， 例如 reg[7:0] data； //定義 1個 8位寄存器型變量 ， 最高有效位是 7， 最低有效位是 0 reg[0:7] data； //定義 1個 8位寄存器型變量 ， 最高有效位是 0， 最低有效位是 7 向量定義后可以采有多種使用形式（即賦值） data=?b00000000。 register型變量與wire型變量的根本區(qū)別在于 register型變量需要被明確地賦值，并且在被重新賦值前一直保持原值。 2022/5/24 96 類 型 功能說明 wire、 tri 連線類型（兩者功能完全相同） wor、 trior 具有線或特性的連線（兩者功能一致） wand、 triand 具有線與特性的連線（兩者功能一致） tri tri0 分別為上拉電阻和下拉電阻 supplysupply0 分別為電源（邏輯 1）和地（邏輯 0） 2022/5/24 97 （ 2） 寄存器型變量 （ register type） register型變量是一種數(shù)值容器，不僅可以容納當(dāng)前值，也可以保持歷史值，這一屬性與觸發(fā)器或寄存器的記憶功能有很好的對應(yīng)關(guān)系。 （ 1） 網(wǎng)絡(luò)型變量 （ s type） s型變量是輸出值始終根據(jù)輸入變化而更新的變量 ，它一般用來定義硬件電路中的各種物理連線 。 例如 parameter Vcc = 5， fbus = ?b11010001； 2022/5/24 95 2） 變量 變量是在程序運(yùn)行時其值可以改變的量。 1） 常量 常量是一個恒定不變的值數(shù) ， 一般在程序前部定義 。 2022/5/24 93 9） 位并接操作符（ Concatenation operators） 并接操作符為： ｛ ｝ 并接操作符的使用格式為 ｛ 操作數(shù) 1的某些位 ， 操作數(shù) 2的某些位 ， … ， 操作數(shù) n的某些位 ｝ ； 即將操作數(shù) 1的某些位與操作數(shù) 2的某些位與 … 與操作數(shù) n的某些位并接在一起 。 例如，設(shè) A = 8?b11010001，則 A 4的結(jié)果是 A = 8?b00001101；而 A 4的結(jié)果是 A = 8?b00010000。 2022/5/24 91 7） 轉(zhuǎn)移操作符（ Shift operators） 轉(zhuǎn)移操作符包括： （ 右移 ） 、 （ 左移 ） 操作數(shù) n ； //將操作數(shù)的內(nèi)容右移 n位 ，同時從左邊開始用 0來填補(bǔ)移出的位數(shù) 。例如，設(shè) A = 8?b11010001，則 amp。 縮減操作運(yùn)算法則與邏輯運(yùn)算操作相同，但操作的運(yùn)算對象只有一個。（與）、 ~amp。相等操作符（ ==）與全等操作符（ ===）的區(qū)別是：當(dāng)進(jìn)行相等運(yùn)算時，兩個操作數(shù)必須逐位相等，其比較結(jié)果的值才為 1（真），如果某些位是不定或高阻狀態(tài)，其相等比較的結(jié)果就會是不定值；而進(jìn)行全等運(yùn)算時，對不定或高阻狀態(tài)位也進(jìn)行比較，當(dāng)兩個操作數(shù)完全一致時，其結(jié)果的值才為 1（真），否則結(jié)果為 0（假）。 2022/5/24 89 5） 等式操作符（ Equality operators） 等值操作符包括： ==（ 等于 ） 、 ！ =（ 不等于 ） 、 ===（ 全等 ） 、 ！ ==（ 不全等 ） 4種 。 關(guān)系運(yùn)算的結(jié)果是 1位邏輯值。 2022/5/24 88 4） 關(guān)系操作符（ Relational operators） 關(guān)系操作符有： （ 小于 ） 、 =（ 小于等于 ） 、 （ 大于 ） 、 =（ 大于等于 ） 。（ 按位與 ） 、 |（ 按位或 ） 、 ^（ 按位異或 ） 、 ^~或 ~^（ 按位同或 ） 。（ 邏輯與 ） 、 ||（ 邏輯或 ） 、 ！ （ 邏輯非 ） 3） 位運(yùn)算（ Bitwise operators） 位運(yùn)算是將兩個操作數(shù)按對應(yīng)位進(jìn)行邏輯操作 。 2022/5/24 87 2） 邏輯操作符（ Logical operators ） 邏輯操作符包括： amp。 其中 %是求余操作符 , 在兩個整數(shù)相除的基礎(chǔ)上 ， 取出其余數(shù) 。有些操作符的操作數(shù)只有 1個，稱為單目操作；有些操作符的操作數(shù)有 2個，稱為雙目操作；有些操作符的操作數(shù)有 3個，稱為三目操作。 2022/5/24 85 6. 操作符 操作符也稱為運(yùn)算符，是 Verilog HDL預(yù)定義的函數(shù)名字，這些函數(shù)對被操作的對象（即操作數(shù)）進(jìn)行規(guī)定的運(yùn)算，得到一個結(jié)果。例如， module和endmodule來指出源程序模塊的開始和結(jié)束；用assign來描述一個邏輯表達(dá)式等。 ④ 不要與關(guān)鍵字同名。 ② 字符數(shù)不能多于 1024個 。標(biāo)識符可以是字母 、 數(shù)字和下劃線 “ _”等符號組成的任意序列 。 例如 ， ” ABC”， ” A BOY.”， ” A”， ” 1234” 都是字符串 。數(shù)字可以用二進(jìn)制 、 十進(jìn)制 、 八進(jìn)制和十六進(jìn)制等 4種不同數(shù)制來表示 ， 完整的數(shù)字格式為 位寬 ?進(jìn)制符號 數(shù)字 其中 ， 位寬表示數(shù)字對應(yīng)的二進(jìn)制數(shù)的位數(shù)寬度；進(jìn)制符號包括 b或 B（ 表示二進(jìn)制數(shù) ） ， d或 D（ 表示十進(jìn)制數(shù) ） ， h或 H（ 表示十六進(jìn)制數(shù) ） ， o或 O（ 表示八進(jìn)制數(shù) ） 。塊注釋可以跨越多行，但它們不能嵌套。行注釋用符號 //（兩個斜杠）開始，注釋到本行結(jié)束。 空白符如果不是出現(xiàn)在字符串中 ，編譯源程序時將被忽略 。 功能描述可以用 assign語句、元件例化（ instantiate）、 always塊語句、 initial塊語句等方法來實(shí)現(xiàn)，通常把確定這些設(shè)計(jì)模塊描述的方法稱為建模。 信號的數(shù)據(jù)類型主要有連線（ wire）、寄存器（ reg）、整型（ integer）、實(shí)型（ real）和時間（ time）等類型。 1