晶體管規(guī)則陣列設(shè)計(jì)技術(shù)(參考版)
2025-01-23 07:00本頁面
【正文】 。對開關(guān)晶體管邏輯、 PLA及其拓展結(jié)構(gòu)也采用同樣的方法編程。 2. E2PROM晶體管 3. 編程的概念 用晶體管規(guī)則陣列設(shè)計(jì) VLSI的過程，通常就是“ 編程 ” 的過程。 晶體管規(guī)則陣列設(shè)計(jì)技術(shù)應(yīng)用 1. EPLD中的宏單元 EPLD（ Erasable Programable Logic Devices）是目前應(yīng)用最為廣泛的現(xiàn)場編程器件之一。 2. 優(yōu)化門陣列 優(yōu)化門陣列是一種不規(guī)則的門陣列結(jié)構(gòu)，所謂不規(guī)則是指它的單元行的寬度可以不完全相同，即每行的單元數(shù)可以有多有少，布線通道的容量可以不完全相同。 固定結(jié)構(gòu)就是對預(yù)先制作的母片 ， 它的結(jié)構(gòu) ， 如陣列有幾列 、 每列有幾行 、 每行的門數(shù) ， 行間有多少水平布線道 、 列間有多少豎直布線道 、 陣列外圍有多少布線道 ，等等 ， 都是固定的 。 所謂固定就是固定大小 、 固定結(jié)構(gòu) 、 固定 I/O數(shù)量的門陣列 。 顯然 ， 在第一類中 ， VLSIC完全采用門陣列技術(shù)實(shí)現(xiàn)設(shè)計(jì) ， 而第二類僅僅在 VLSIC中的一部分電路采用了門陣列 。 門陣列版圖對電路設(shè)計(jì)沒有嚴(yán)格的要求 ， 可以完全按照人們習(xí)慣的設(shè)計(jì)方式構(gòu)造電路 ， 不必考慮邏輯的表達(dá)式應(yīng)是什么形式 。 用掩模版編程的 I/O PAD單元或獨(dú)立的 I/O單元位于芯片四周。 采用 “ 行式結(jié)構(gòu) ” ， 即單元行和布線通道間隔排列 ， 這種間隔便于 CAD軟件實(shí)現(xiàn)自動(dòng)布局布線 。 由于鋁線與多晶硅條或擴(kuò)散條可以互相跨越 ， 因此它們可以共用同一個(gè)布線通道 。 采用垂直布線法 ， 即水平方向用鋁線作為各單元間的互連線 。 對于外部的輸入 、 輸出單元的電源和地線的設(shè)計(jì)采用 “ 回 ” 字型結(jié)構(gòu) ， 以保證電源和地線能夠通達(dá)到每一個(gè)單元 。 電源 、 地線必須用鋁引線 ， 為了使電源和地線通達(dá)各個(gè)單元 ， 它們應(yīng)設(shè)計(jì)成叉指形 。 嚴(yán)格地講，門陣列不是一個(gè)實(shí)現(xiàn)邏輯的電路結(jié)構(gòu)，它是一種版圖
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