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正文內(nèi)容

基于vhdl的頻率計設(shè)計電子技術(shù)與通行工程等專業(yè)畢業(yè)設(shè)計畢業(yè)論文(參考版)

2025-01-21 15:20本頁面
  

【正文】 .36?!31: DYNAMIC PORT MAP(CLK=CLK500,RESET=RESET,DIN0=DT0,   DIN1=DT1,DIN2=DT2,DIN3=DT3,DIN4=DT4,DIN5=DT5,DIN6=DT6,               DIN7=DT7,DIN8=DT8,DIN9=DT9,SHIFT=CH,BUS4=F)。 U28: BCD7 PORT MAP(BCD=DOUT(35 DOWNTO 32),LED=DT8)。 U26: BCD7 PORT MAP(BCD=DOUT(27 DOWNTO 24),LED=DT6)。 U24: BCD7 PORT MAP(BCD=DOUT(19 DOWNTO 16),LED=DT4)。 U22: BCD7 PORT MAP(BCD=DOUT(11 DOWNTO 8),LED=DT2)。 U20: BCD7 PORT MAP(BCD=DOUT(3 DOWNTO 0), LED=DT0)。 U010: CNT10 PORT MAP(CLK=CARRY9,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(39 DOWNTO 36),CARRY_OUT=CARRY10)。 U08: CNT10 PORT MAP(CLK=CARRY7,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(31 DOWNTO 28),CARRY_OUT=CARRY8)。 U06: CNT10 PORT MAP(CLK=CARRY5,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(23 DOWNTO 20),CARRY_OUT=CARRY6)。 U04: CNT10 PORT MAP(CLK=CARRY3,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(15 DOWNTO 12),CARRY_OUT=CARRY4)。 U02: CNT10 PORT MAP(CLK=CARRY1,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(7 DOWNTO 4),CARRY_OUT=CARRY2)。 U00: TESTCTL PORT MAP(CLK=NECLK,TSTEN=TSTEN, CLR_CNT=CLR_CNT,LOAD=LOAD)。 BEGIN U50: CLK10M PORT MAP(CLK=CLK,CLK500=CLK500)。 SIGNAL DT8: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT6: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT4: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT2: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT0: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DIN :STD_LOGIC_VECTOR(39 DOWNTO 0)。 SIGNAL CARRY9:STD_LOGIC。 SIGNAL CARRY7:STD_LOGIC。 SIGNAL CARRY5:STD_LOGIC。 SIGNAL CARRY3:STD_LOGIC。 SIGNAL CARRY1:STD_LOGIC。 SIGNAL NECLK:STD_LOGIC。 SIGNAL TSTEN : STD_LOGIC。 END COMPONENT。 SHIFT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0)。 RESET:IN STD_LOGIC。 END COMPONENT。 COMPONENT BCD7 PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LOAD: OUT STD_LOGIC)。 TSTEN:OUT STD_LOGIC。 END COMPONENT。 DIN: IN STD_LOGIC_VECTOR(39 DOWNTO 0)。 END COMPONENT。 COUNT10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 COMPONENT CLKGEN PORT(CLK:IN STD_LOGIC。 CLK500:OUT STD_LOGIC)。END FREQ。 CH:OUT STD_LOGIC_VECTOR(9 DOWNTO 0)。USE 。鄒老師嚴以律己、寬以待人的崇高風(fēng)范,平易近人的人格魅力,令人如沐春風(fēng),倍感溫馨。鄒老師治學(xué)嚴謹,學(xué)識淵博,為我營造了一種良好的研究氛圍。通過這次設(shè)計,所收獲的不僅僅是愈加豐厚的知識,更重要的是在閱讀、實踐中所培養(yǎng)的思維方式、表達能力和廣闊視野。通過本次的課程設(shè)計,加深了我對EDA課程的理解,強化了我對VHDL語言相關(guān)知識的記憶,提高了我對所學(xué)知識的應(yīng)用。計數(shù)值會產(chǎn)生正負一個字的誤差,并且被測精度與計數(shù)器中記錄的數(shù)值Nx有關(guān),為保證測試精度,一般對于低頻信號采用測周期法,對于高頻信號采用測頻率法。隨著社會和科技的發(fā)展,信息傳輸和處理的要求的提高,對頻率的測量精度也提出了更高的要求,需要更高準(zhǔn)確度的時頻基準(zhǔn)和更精密的測量技術(shù)。實驗結(jié)果表明該系統(tǒng)能夠滿足本次設(shè)計的要求,并且具有測量誤差小,可靠性高的優(yōu)點。即通過該頻率計測得頻率值為10000HZ。由VHDL 語言實現(xiàn)的頂層模塊程序見附錄。這種方法雖然簡單,但缺點是有可能使電路系統(tǒng)工作中出現(xiàn)“毛刺”,從而降低系統(tǒng)的可靠性。 在基準(zhǔn)脈沖信號產(chǎn)生模塊,測頻時序控制電路模塊、計數(shù)模塊、鎖存器模塊、七段顯示譯碼器、動態(tài)掃描顯示模塊正確設(shè)計的基礎(chǔ)上,再按設(shè)計原理圖的要求將這幾種器件連接起來,形成頂層文件。計數(shù)模塊對輸入的矩形波進行計數(shù),將計數(shù)結(jié)果送入鎖存器中,保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù),顯示譯碼驅(qū)動電路將二進制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進制結(jié)果。 當(dāng)系統(tǒng)正常工作時,脈沖發(fā)生器提供標(biāo)準(zhǔn)的時鐘信號,經(jīng)過測頻時序控制信號發(fā)生器進行信號的變換,產(chǎn)生計數(shù)信號。 END ART。 END CASE 。 WHEN OTHERS=BUS4=0000000。 WHEN 1001=BUS4=DIN9。 WHEN 1000=BUS4=DIN8。 WHEN 0111=BUS4=DIN7。 WHEN 0110=BUS4=DIN6。 WHEN 0101=BUS4=DIN5。 WHEN 0100=BUS4=DIN4。 WHEN 0011=BUS4=DIN3。 WHEN 0010=BUS4=DIN2。 WHEN 0001=BUS4=DIN1。 P2:PROCESS(SCAN_CLK,DIN0,DIN1,DIN2,DIN3,DIN4,DIN5,DIN6,DIN7,DIN8,DIN9) BEGIN 掃描進程 CASE SCAN_CLK IS WHEN 0000=BUS4=DIN0。 SCAN_CLK=SCAN(3 DOWNTO 0)。THEN SCAN:=SCAN+1。EVENT AND CLK=39。 SCAN_CLK=0000。139。 BEGIN P1:PROCESS(CLK,SCAN_CLK,RESET) VARIABLE SCAN:STD_LOGIC_VECTOR(17 DOWNTO 0)。 段選信號END DYNAMIC。 譯碼后的數(shù)據(jù)信號輸入 SHIFT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0)。 動態(tài)掃描時鐘信號 RESET:IN STD_LOGIC。USE 。USE 。 ,時鐘信號CLK端外接 CLK500分頻模塊輸出信號CLK500,復(fù)位信號RESET端接復(fù)位信號RESET,當(dāng)時鐘信號CLK上升沿到來時,片選信號S1,S2,S3,S4,S5,S6,S7,S8,S9,S10依次點亮各個LED數(shù)碼管,循環(huán)顯示,即一個數(shù)碼管顯示之后另一個數(shù)碼管馬上顯示。據(jù)經(jīng)驗,延時2ms可以達到滿意的效果。根據(jù)人眼的視覺暫留原理,LED數(shù)碼管每秒導(dǎo)通16次以上,人眼就無法分辨LED數(shù)碼管短暫的不亮,認為是一直亮的(其實LED數(shù)碼管是以一定頻率在閃動的)。實現(xiàn)方法是將頻率計的10個數(shù)碼管的相應(yīng)字段并聯(lián)起來,由CPLD或FPGA 的輸出信號a,b,c,d,e,f,g直接驅(qū)動相應(yīng)字段,由片選信號S1,S2,S3,S4,S5,S6,S7,S8,S9,S10依次點亮各個LED數(shù)碼管,循環(huán)顯示,即一個數(shù)碼管顯示之后另一個數(shù)碼管馬上顯示,利用人眼的視覺的暫留特性,可以看大多個數(shù)碼管同時顯示的效果。 在CPLD或FPGA驗證設(shè)計結(jié)果時,數(shù)碼管的兩種驅(qū)動方式BCD碼驅(qū)動和直接驅(qū)動兩種方法均可采用,10個LED數(shù)碼管以靜態(tài)方式顯示時,需要用到810條引腳線,在較為復(fù)雜的系統(tǒng)中,CPLD或FPGA的引腳資源有限的。 仿真波形分析:在七段顯示譯碼器模塊仿真中,輸入信號BCD的值為 0001時,輸出信號LED 的值為0000110,當(dāng)輸入信號BCD的值為1110時,輸出信號LED的值為0000000。 ARCHITECTURE ART OF BCD7 IS BEGIN LED=0111111 WHEN BCD=0000 ELSE 0 LED 為共陰極 0000110 WHEN BCD=0001 ELSE 1 1011011 WHEN BCD=0010 ELSE 2 1001111 WHEN BCD=0011 ELSE 3 1100110 WHEN BCD=0100 ELSE 4 1101101 WHEN BCD=0101 ELSE 5 1111101 WHEN BCD=0110 ELSE 6 0000111 WHEN BCD=0111 ELSE 7 1111111 WHEN BCD=1000 ELSE 8 1101111
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